2011电子设计竞赛培训-ISE设计流程部分(new).ppt

传统数字系统设计流程 现代数字系统设计流程 ISE13.1集成开发环境介绍--主界面介绍 基于VHDL语言的ISE设计流程 --一个数字系统的设计原理 基于VHDL语言的ISE设计流程--设计内容 使用ISE13.1完成一个数字系统的设计，其内容包括： 工程的建立； 三位计数器的设计； 设计综合和查看综合结果； 三位计数器设计仿真； 分频器的设计； 用户约束的添加和设计实现； 布局布线结果的查看； 设计下载到FPGA芯片 PROM文件的生成和下载到PROM中 基于VHDL语言的ISE设计流程--新建工程 基于VHDL语言的ISE设计流程--新建工程 基于VHDL语言的ISE设计流程--新建工程 基于VHDL语言的ISE设计流程--创建一个新工程 基于VHDL语言的ISE设计流程--创建一个新工程 基于VHDL语言的ISE设计流程--创建一个新的设计文件 基于VHDL语言的ISE设计流程--创建一个新的设计文件 基于VHDL语言的ISE设计流程--创建一个新的设计文件 基于VHDL语言的ISE设计流程--创建一个新的设计文件 基于VHDL语言的ISE设计流程--创建一个新的设计文件 基于VHDL语言的ISE设计流程--创建一个新的设计文件 基于VHDL语言的ISE设计流程--创建一个新的设计文件 基于VHDL语言的ISE设计流程--对该设计文件进行综合 行为级综合可以自动将系统直接从行为级描述综 合为寄存器传输级描述。 行为级综合的输入为系统的行为级描述，输出为 寄存器传输级描述的数据通路。 行为级综合工具可以让设计者从更加接近系统概 念模型的角度来设计系统。同时，行为级综合工具能 让设计者对于最终设计电路的面积、性能、功耗以及 可测性进行很方便地优化。 行为级综合所需要完成的任务从广义上来说可以 分为分配、调度以及绑定。 基于VHDL语言的ISE设计流程--对该设计文件进行综合 在ISE的主界面的处理子窗口 的synthesis的工具可以完成下面的 任务： 查看RTL原理图（View RTL schematic） 查看技术原理图（View Technology Schematic） 检查语法（Check Syntax） 产生综合后仿真模型（Generate Post-Synthesis Simulation Model）。 基于VHDL语言的ISE设计流程--对该设计文件进行综合 基于VHDL语言的ISE设计流程--对该设计文件进行综合 综合工具在对设计的综合过程中，主要执行以下三 个步骤： 语法检查过程，检查设计文件语法是否有错误； 编译过程，翻译和优化HDL代码，将其转换为综合工具可以识别的元件序列； 映射过程，将这些可识别的元件序列转换为可识别的目标技术的基本元件； 基于VHDL语言的ISE设计流程--查看综合后的结果 基于VHDL语言的ISE设计流程--查看综合后的结果 基于VHDL语言的ISE设计流程--查看综合后的结果 基于VHDL语言的ISE设计流程--查看综合后的结果 基于VHDL语言的ISE设计流程--揭开LUT的秘密 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 基于VHDL语言的ISE设计流程--对该设计继续添加代码 基于VHDL语言的ISE设计流程--对该设计继续添加代码 基于VHDL语言的ISE设计流程--对该设计继续添加代码 基于VHDL语言的ISE设计流程--添加实现约束文件 基于VHDL语言的ISE设计流程--添加实现约束文件 基于VHDL语言的ISE设计流程--添加实现约束文件 基于VHDL语言的ISE设计流程--添加实现约束文件 基于VHDL语言的ISE设计流程--