计算机组成原理课件 第14讲.pptVIP

* * Double Data Rate (DDR) SDRAM Double data rate (DDR) SDRAM was a later development of SDRAM, used in PC memory beginning in 2000. DDR2 SDRAM was originally seen as a minor enhancement (based upon the industry standard single-core CPU) on DDR SDRAM that mainly afforded higher clock speeds and somewhat deeper pipelining. SDRAM： Synchronous Dynamic RAM However, with the introduction and rapid acceptance of the multi-core CPU in 2006, it is generally expected in the industry that DDR2 will revolutionize the existing physical DDR-SDRAM standard. Further, with the development and introduction of DDR3 SDRAM in 2007, it is anticipated DDR3 will rapidly replace the more limited DDR and newer DDR2. SDRAM在一个时钟周期内只传输一次数据，它是在时钟的上升沿进行数据传输；而DDR内存则是一个时钟周期内传输两次次数据，它能够在时钟的上升沿和下降沿各传输一次数据，因此称为双倍速率同步动态随机存储器。 相联存储器 Associative Memory 相联存储器不是按地址访问，而是按所存数据字的内容查找。 在查找时，将要查找的字与相联存储器中的全部字同时比较。 如果某字与要查找的内容相符合，则返回1，否则返回0。 查找结果寄存器SRR × × × × × × …… × 比较数寄存器CR …… …… …… …… …… …… …… 字0 1 W-1 …… …… 1 0 相联比较电路很复杂，速度比较慢。同时比较的字越多，速度越慢。需要高速电路支持。 §5.7.1 Cache-主存层次工作原理 Cache 是位于CPU与主存之间的一个高速小容量的存储器。 Cache一般采用和CPU相同的半导体工艺制成，在物理位置上尽量靠近CPU，而不在主存模块中，最好在处理器芯片内。 其速度与CPU的速度相匹配，即能够在一个最短的存储周期内完成一次读/写，约比主存速度高数倍~数十倍以上。 §5．7 高速缓冲存储器 Cache Cache的管理全部用硬件实现。 原理上，Cache-主存层次有两种工作方式： 方式1. CPU对Cache和主存都有直接访问路径。 方式2. CPU只直接访问Cache，不直接访问主存。 Cache既是Cache-主存层次中的一层，也是一个旁路存储器。 CPU Cache 主存 CPU Cache 主存 CPU发出的地址同时访问Cache和主存。如果Cache命中，则放弃对主存的访问。如果Cache不命中，则从主存读出。 当CPU需要访问存储器时，先检查Cache，此时，地址不出现在地址总线上。如果Cache不命中，才通过总线访问主存。 标准的二级存储层次。 Cache和主存都分成若干行（块，Block，Line，Slot），每行有若干字（Word）或字节组成。 （一）Cache-主存层次的基本结构 装入 Cache 直接通路 1个字 Cache地址 主存地址 块 号 块内地址 主存- Cache 地址映射变换机构 块 号 块内地址 Cache 主存 Cache 替换策略 Address Mapping From Processor 地址总线 数据总线 To Processor Miss Hit 1行 已装不进 如果在Cache中，称为命中Hit，则访问Cache。 如果不在Cache中，称为不命中Miss（块失效），则访问主存。同时，将包含该字的一行装入Cache。 若Cache已满，则按照某种替换策略把该行替换进Cache。 CPU访问Cache，每次1个字。 主存-Cache地址映射变换机构将处理机发出的主存地址变换成Cache地址，判定该字所在行是否在Cache中。 装入 Cache 直接通路