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CPLD和FPGA的主要区别： 一次性编程：PROM、PAL 重复可编程：紫外线擦除：数十次； E2CMOS工艺：上千次； SRAM结构：上万次 FPGA和CPLD的选用 1、器件的资源 三家主流公司产品： Altera、Xilinx：数千门 ~ 数百万门 Lattice：数万门以下 资源占用以仿真系统给出的报告为准， 并应留有适当的余量（20%）。 2、芯片速度 芯片速度越高，其对微小毛刺信号的反 映越灵敏，系统工作的稳定性越差。 芯片的速度等级与其价格的关系。 3、器件功耗 CPLD：5 V、3.3 V FPGA：5 V、3.3 V、2.5 V、 1.8 V、1.5 V 4、FPGA/CPLD的选择 CPLD选用： （1）逻辑密集型； （2）中小规模（1000 ~ 50000）； （3）免费软件支持； （4）编程数据不丢失，电路简单； （5）ISP特性，编程加密； （6）布线延迟固定，时序特性稳定； FPGA选用： （1）数据密集型； （2） 大规模设计（5000 ~ 数百万门）； （3） SOC设计； （4）ASIC的设计仿真； （5）布线灵活，但时序特性不稳定； （6）需用专用的 ROM 进行数据配置。 5、FPGA/CPLD封装 常见封装：PLCC、PQFQ、TQFP、RQFP、 VQFP、MQFP、PGA、BGA等。 引脚数：28 ~ 1517 80年代初由美国国防部在实施超高速集成电 路（VHSIC）项目时开发的。 1987年由 IEEE 协会批准为 IEEE 工业标准， 称为 IEEE1076-1987。 各EDA公司相继推出支持VHDL的设计环境。 1993年被更新为 93 标准，即IEEE1076-1993。 进一步提高抽象描述层次，扩展系统描述能力。 五、VHDL与其它硬件描述语言的比较 VHDL： 具有较强的系统级抽象描述能力，适合行为级和 RTL级的描述。设计者可不必了解电路细节，所作工作较少，效率高。但对综合器的要求高，不易控制底层电路的生成。IEEE标准，支持广泛。 ? VHDL语言由保留关键字组成； ? 一般，VHDL语言对字母大小写不敏感； 例外：‘ ’、“ ”所括的字符、字符串； ? 每条VHDL语句由一个分号（；）结束； ? VHDL语言对空格不敏感，增加可读性； ? 在“--”之后的是VHDL的注释语句； ? VHDL有以下描述风格： 行为描述； 数据流（寄存器传输RTL）描述； 结构化描述； 多功能数字钟VHDL程序 -- Title:多功能数字钟 -- -- Author:Pan hongtao -- -- Data: 2006-10-1 -- ------------------------------------- library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; -------------------------------------------------------------------- entity exp19 is port( Clk : in std_logic; --时钟输入 Rst : in std_logic; --复位输入 S1,S2 : in std_logic; --时间调节输入