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第四章 时序逻辑电路;本章内容
概述
锁存器的设计
触发器的设计
寄存器的设计
计数器的设计
乘法器的设计;时序逻辑电路
时序逻辑电路是一种输出不仅与当前的输入有关,而且与其输出状态的原始状态有关的电路。相当于在组合逻辑的输入端加上了一个反馈输入,在其电路中有一个存储电路,可以将输出的状态保持住。;时序逻辑电路——有记忆功能;由于时序逻辑电路,包含的存储电路,因此不能采用组合逻辑电路的描述方式。时序电路引进了现态和次态的概念。使用逻辑表达式进行描述。描述方式如下:;时序电路的分类;同步时序逻辑电路
所有的存储元件都在时钟脉冲CP统一控制下,用触发器作为存储元件。只有一个“时钟信号”,所有的内部存储器,只会在时钟的边沿时候改变。;优点:
简单。每个电路里的运算必须要在时钟的两个脉冲之间固定的间隔内完成,称为一???时钟周期。满足该条件下的电路是可靠的。;异步时序逻辑电路
异步时序逻辑是设计上困难度最高的。最基本的储存元件是锁存器。锁存器可以在任何时间改变它的状态,依照其它的锁存器信号的变动,它们新的状态就会被产生出来。;VHDL 设计风格;Processes in VHDL;Anatomy of a Process;使用敏感信号列表的进程; 进程;锁存器的设计;锁存器
为了与触发器相类比,我们先介绍锁存器。锁存器是一种电平敏感的寄存器,典型的例子有RS锁存器与D锁存器。;Library ieee;
Use ieee.std_logic_1164.all;
Entity SR_latch2 is
port ( S, R: in std_logic ;
Q, Qbar :out std_logic);
End SR_latch2;
Architecture behav of R_latch2 is
Begin
process ( R , S ) is
variable rs: std_logic_vector(1 downto 0);
begin
rs:=RS;
case rs is
when 00 = Q=1; Qbar=1;
when 01 = Q=1; Qbar=0;
when 10 = Q=0; Qbar=1;
when others=null;
end case;
end process;
end behav;;由图可见,由于在时序仿真中有器件的延时,锁存器的状态变化迟于输入信号的变化;;D锁存器的仿真波形如下:;D锁存器
D锁存器与RS锁存器类似,只是在功能上实现的目的不同。;触发器
触发器是指边沿触发的寄存器,常见的有D型,JK型,T型。在描述触发器前要注意时钟上升沿的描述;Clk ;触发器的VHDL描述(上升沿);触发器的仿真波形如下;时钟边沿检测的三种方法;LIBRARY ieee ;
USE ieee.std_logic_1164.all ;
ENTITY flipflop IS
PORT ( D, Clock : IN STD_LOGIC ;
Q : OUT STD_LOGIC) ;
END flipflop ;
ARCHITECTURE behavioral OF flipflop IS
BEGIN
PROCESS ( Clock )
BEGIN
IF ClockEVENT AND Clock = 1 THEN
Q = D ;
END IF ;
END PROCESS ;
END behavioral ; ;LIBRARY ieee ;
USE ieee.std_logic_1164.all ;
ENTITY flipflop IS
PORT ( D, Clock : IN STD_LOGIC ;
Q : OUT STD_LOGIC) ;
END flipflop ;
ARCHITECTURE behavioral2 OF flipflop IS
BEGIN
PROCESS ( Clock )
BEGIN
IF rising_edge(Clock) THEN
Q = D ;
END IF ;
END PROCESS ;
END behavioral2; ;LIBRARY ieee ;
USE ieee.std_logic_1164.all ;
ENTITY flipflop IS
PORT ( D, Clock : IN STD_LOGIC ;
Q : OUT STD_L
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