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2 硬件描述语言VHDL基础课件
2 硬件描述语言VHDL基础;2.1 概 述;3. 硬件描述语言HDL (Hardware Description Language); VHDL是一种标准化的硬件描述语言，它支持系统级、寄存器级和门级三个不同层次的设计。在数字系统从顶到底(Top–to-Down)设计的全过程中，都可利用这同一种硬件描述语言进行设计、模拟和存档。 ;VHDL的优点：;2.2 VHDL的主要构件;1. 实体的一般格式:;2. 举例; 实体(entity) ;2.2.2 结构体;architecture behave of orgate is
begin
or_func：process (a，b)
begin
if (a=‘1’ or b=‘1’) then
z=‘1’；
else
z=‘0’；
end if；
end process or_func；
end behave； ;3. VHDL主要采取的描述方式;2.2.3 程序包;PACKAGE BODY 程序包名 IS
[说明部分]
END 程序包名;例如，调用程序包ieee.std_logic_1164.all中的内容。; 设计库对当前项目是可见、默认的，无需用LIBRARY语句声明。设计库包括WORK和STD库。;2.3 数据类型和运算;2.3.1 标量数据类型; c. 一个布尔文字用来表示真(True)或者假(False)。 ; 它指定了一个范围限制、一个基本单位、零个或多个次级单位，每个次级单位都是基本单位的整数倍。 ;2.3.2 复合数据类型;2.3.3 IEEE标准数据类型“std_logic”和std_logic_vector” ;2.3.4 运算及运算符;library ieee；
use ieee.std_logic_1164.aLL；
entity muls is
port (a，b，c：in bit ；
z ：out bit)；
end muls；
architecture ex of muls is
begin
z = a and not(b or c)；
end ex；;2.4 行为和结构描述;2.4.1 进程;2.4.2 并发行为;[例1] 加法器的行为描述;2.4.4 VHDL的结构描述;entity compare is
port (a,b：in bit；c：out bit)；
end compare ；
architecture struct of compare is
signal i：bit；
component xr2 port (x, y：in Bit；z：out Bit)；
end component；
component inv port ( x：in Bit；z：out Bit)；
end component；
Begin U0：xr2 port map (a, b，i)； U1：inv port map (i，c)；
end struct；;对应的结构框图
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