FPGA实验设计报告—广东技术师范学院.pdf

实 验 报 告 课程名称： FPGA 设计及应用 实验项目： FPGA 设计 实验时间： 2014.12.8-2014.12.31 实验班级： 12 应用师3班 总 份 数： 共 5 份 指导教师： 李 豪 彦 电子与信息 学院 工业中心504 实验室 二〇〇四 年 十二月 十七 日 广东技术师范学院实验报告 学院：电信学院 专业：应用电子技术教育 班级：12应用师3班 成绩： 姓名： 张文斌 学号： 2012045344209 组别： 组员： 实验地点： 工业中心 实验日期： 指导教师签名： 预习情况 操作情况 考勤情况 数据处理情况 实验 （一） 项目名称： D 分 频 器设计 一、实验目的 1．学习分频器的设计，进一步了解、熟悉和掌握FPGA 开发软件QuartusII 的使用方法 2．学习Verilog HDL 和VHDL 的编程方法 二、实验内容 编写一个分频器的Verilog 代码和VHDL 代码并仿真。 三、实验原理 在数字电路中， 时钟信号的分频是很常见的电路。分频器除了可以对时钟 信号频率做除以二的计算外，分频器同时很类似涟波计数器。 涟波计数器是计 数器的一种，它属于异步设计。因为触发器并非皆由同一个时钟信号同步操作， 所以它非常节省电路面积。 本实验要设一个带选择的分频时钟D[7:0]用于选择是几分频。D 分频器设原 理框图如图1所示： 图1.D 分频器原理框图 四、实验步骤 1．新建工程，取名为DVF，如下图2 所示。 图2 新建工程DVF 2．新建 VHDL 设计文件，选择 “File|New ” ，在 New 对话框中选择 Device Design Files 下的VHDL File，单击OK，完成新建设计文件。 3．在新建设计文件中输入VHDL 程序。 4.生成 “Symbol ”文件，新建 “Block Diagram/Schematic File”文件，在文 件中添加刚刚生成的 “Symbol ”以及输入输出管脚，最后完整的系统顶层模块 图 如 图 3 所 示 。 图3 DVF 顶层模块图 5．保存文件，使用qsf 或者tcl 进行管脚分配。 6．对该工程文件进行全程编译处理，若在编译过程中发现错误，则找出并更 正错误，直至编译成功为止。 7．新建 “Vector Waveform File”文件进行波形仿真。 8．下载完成后，观察实验结果。 五、VHDL 程序 LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; USEIEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYDVF IS PORT(CLK:IN STD_LOGIC; D:IN STD_LOGIC_VECTOR(7DOWNTO0); FOUT:OUTSTD_LOGIC); END; ARCHITECTURE oneOFDVF IS SIGNALFULL:STD_LOGIC; BEGIN P_REG:PROCESS(CLK) VARIABLE CNT8:STD_LOGIC_VECTOR(7DOWNTO0); BEGIN IF CLK'EVENTAND CLK '1'THEN IF CNT8 THEN CNT8: D; FULL< '1'; ELSE CNT8: CNT8+1; FULL< '0'; ENDIF; ENDIF; END PROCESSP_REG; P_DIV:PROCESS(FULL) VARIABLE CN