单小区多载波上下行链路--基带数字变频算法.ppt

补偿滤波器设计（2） * Exhibition 补偿滤波器设计（3） * Exhibition 补偿滤波器设计（3） * Exhibition * Thank you for coming! We are Thinking for Innovations. * * * * * * * * * * W T I Wireless Technology Innovation Lab TD-SCDMA Terminal Test Set DSP单小区多载波模块算法 主讲人：田砾 2008-1-7 Email: little.camel@ Cell Phone: +86-138-1001-8967 * * 背景——2min 综测仪软硬件结构——6min 算法需求分析——5min 算法设计要点——12min QA——5min 概要 背景 TD-SCDMA单小区多载波 单载波占频带——1.6MHz 一个小区同时支持3载波——1主2辅 主载波——公共控制信道、专用信道 辅载波——专用信道 增加载波——扩大小区吞吐量（容量） 无线资源管理一致性测试仪项目 * 5MHz同频组网——“主异辅同” * 背景 * 背景 综测仪软硬件结构 算法需求分析 算法设计要点 概要 硬件平台 * 硬件平台 * 软件平台 * 上行信号处理流程 * 下行信号处理流程 * 背景 综测仪软硬件结构 算法需求分析 算法设计要点 概要 * 算法需求分析（下行） 原有链路 支持发射指定单一载波的TD Burst 信号占用带宽1.6MHz 3020——同一时间只支持设定单一载波 FPGA——滤波、变速率、数据缓存 DSP——提供强大的数字信号处理软件包 * 算法需求分析（下行） * 算法需求分析（下行） 期望链路 支持发射合成3载波信号的TD Burst 信号最大占用带宽5MHz DSP芯片上，添加基带数字变频算法模块，并对FPGA上的数字信号处理算法做相应修改 * 背景 综测仪软硬件结构 算法需求分析 算法设计要点 概要 * 算法设计要点（下行） 1.6MHz vs 5MHz 原：DSP发送1倍速数据至FPGA 现：DSP发送4倍速数据至FPGA RRC滤波 原：FPGA 现：DSP 对FPGA的新需求 更改原有的滤波器系数和内插算法 * * 算法设计要点（下行） 1.6MHz vs 5MHz——变速率与变频 数字角频率与模拟角频率： ω =ΩT，ω=2π 时域中的连续信号经单位脉冲采样后，在频域中产生周期性函数，其周期等于采样角频率Ω 频率归一化很重要 4倍速内插与高频镜像 时域NCO，数字本振+数字混频，复载波，高精度、高灵活度难 频域频谱直接搬移 FFT中，采样频率Ω，采样点数N，与频率分辨率Δ Ω的关系 补零对实质性结果没有影响 * 基带数字变频时域算法（下行） 算法设计要点（下行） Exhibition * 基带数字变频频域算法（下行） 算法设计要点（下行） Exhibition * 算法设计要点（下行） RRC滤波器——时域和频域的实现 与滚降因子α，通过信号的单倍速数据速率、采样倍速有关 不同采样倍速下RRC数字 滤波器不同 时域卷积——Remez（firpm） 常用三个参数：阶数N、频点F（升序0到1）、幅频响应A（升序） 奈奎斯特频率不等于采样频率，是其一半 返回长度N+1的线性相位FIR滤波器系数（实对称），N偶数（峰值） 等波纹，频率选择性 阻带衰减越大，通带波动性越大，阶数越高越好 频域乘积——H(Ω) 算清楚频率分辨率和中心点位置 N=47，4倍速RRC滤波器 * Exhibition N=47，8倍速RRC滤波器 * Exhibition N=100，8倍速RRC滤波器 * Exhibition * 算法设计要点（下行） 对FPGA的新需求 增大对DSP下行数据的缓冲区 结合整个下行基带和射频链路的情况设计补偿滤波器（项目中进一步实践修改） DAC通带效应 时域矩形脉冲与频域的sinc函数 采样频率越高越好！ ADC孔径效应（上行） 采样、量化、编码需要的时间，输出不确定性 例：FPGA 2倍速内插数据，数字低通滤波器，8倍速经LVDS运送信号至3020 * 算法设计要点（下行） 作为DSP模块的特殊考虑 建立RRC滤波器系数表——“速度快” 用共轭法实现IFFT——“速度快” 公用数组——“防止栈溢出” 尽量用尽可能多的位数计算中间变量和保存结果——“精度高” 采用频域频谱搬移，放弃NCO——“精度高” ……. DSP-FPGA 4倍速数据 *