集成电路的计与验证.ppt

第一讲 集成电路产业发展历程 摩尔定律:每平方厘米的晶体管数每18个月翻一番 芯片的最大时钟频率大概每2.168年增长一倍 集成电路设计方法 手工设计阶段? 计算机辅助设计? 计算机辅助工程? 电子设计自动化 (HDL语言和综合工具) VLSI EDA 硬件描述语言: HDL hardware description language verilog HDL VHDL 实现从抽象的行为与功能描述到具体的内部线路结构描述 自动综合工具: ASIC的概念 ASIC (Application Specified Integrated Circuit) 专用集成电路 设计过程:ASIC设计者用HDL在RTL级实现逻辑功能? EDA工具提供商提供综合工具将RTL代码转换成ASIC生产商提供的基本功能逻辑单元? 布局布线工具完成后端版面设计 SOC system on chip IP (intellectual property) 知识产权 核(core) 设计好并通过验证的模块 全定制 所有版图都是设计者设计完成,制造厂商只需要将其印刷在晶片上. 全定制设计开始于晶体管级 灵活:能控制所有的电路参数, 能达到最好的性能和最低功耗. 设计成本高,风险大. 适合于可多次复用,产量非常大或对性能功耗要求非常苛刻的设计,如CPU, 标准单元电路 半定制 标准单元是已设计好的具有一定逻辑功能的单元电路,这些单元电路已经完成了紧凑的布局布线,经过严格测试,能保证逻辑功能和严格时序.如门电路,触发器,RAM等 单元电路由专用集成电路厂商设计好并放入他们的标准单元库中提供给设计者. 需要所有掩膜层设计,周期相对长(2月),少量成本高 体积小,支持复杂设计,用户定制性能好,批量生产成本低 门阵列采用一种掩膜版编程的集成电路设计技术. 生产厂商提供的基片上完成生产的基本阵列,需要定制的只有掩膜层只有布线层 二输入与非门 (门海) 效率低 嵌入式门阵列, 结构化专用集成电路 基片上已经集成了一些逻辑功能块 如处理器, RAM,DLL等 成本低 资源浪费 不够灵活 周期短(2周) FPGA基于SRAM技术,结构灵活,但逻辑不能保持, 资源丰富,支持大规模电路设计(百万门),价格昂贵 CPLD 基于Flash技术,逻辑写入后可以保持,结构简单,逻辑延时小,功耗小,资源少,价格低. PLD市场目前只剩下Altera，Xilinx，Lattice，Actel，QuickLogic，Atmel六家公司，其中前5家为专业PLD公司，并且前3家几乎占有了90％的市场份额，而我们一般使用Altera，Xilinx公司的PLD居多，所以典型布局和布线的工具为Altera公司的Quartus II和Maxplus II、Xilinx公司的ISE和Foudation。 功能仿真:典型工具有Mentor公司的ModelSim、Synopsys公司的VCS和VSS、Aldec公司 的Active、Cadense公司的NC。 综合工具：典型工具有Mentor公司的LeonardoSpectrum、Synopsys公司的DC、Synplicity公司的Synplify。 DRC: Design Rule Check ERC: Electrical Rule Check RTL register-transfer level 等效性检查:检查两个设计在功能上是否等价 功能正确的参考设计 修改后的实现设计（待验证的设计） 预研阶段 顶层设计阶段 模块设计阶段 模块实现阶段 子系统仿真阶段 系统仿真,综合和版面设计前门级仿真阶段 后端版面设计 测试矢量准备 后端仿真 生产 硅片测试 预研 任务: 初始的产品系统结构设计 产品的初始规划与资源需求统计 风险和成本分析 可行性分析:利润模型分析,开发周期分析,资源需求分析,初始架构设计 输出: 项目时间和资源需求估计 面积估计 研发预算估计 初始系统结构设计 风险分析 目标 可行性 设计线路 开发工具的选择 顶层设计阶段 任务： 书写功能需求说明 顶层结构必备项 分析必选项-需要考虑技术灵活性、资源需求及开发周期 完成顶层结构设计说明 确定关键的模块（尽早开始） 确定需要的第三方IP模块 选择开发组成员 确定新的开发工具 确定开发流程/路线 讨论风险 预计硅片面积、输入/输出引脚数 开销和功耗