006第6章-存储器.pptVIP

6.1 内存和外存 6.2 半导体存储器 6.2.1 半导体存储器的分类 6.2.1 半导体存储器的分类 6.2.2 半导体存储器的主要技术指标 存储容量 通常用存储器单元数与每个存储单元的位数表示 存取速度 存取时间：从读/写命令发出到操作完成所需时间。 存取周期：两次存储器访问所允许的最小时间间隔。 功耗 存储器被加上的电压与流入电流之积。 分为操作功耗和维持（备用）功耗 可靠性 指存储器对温度、电磁场等环境变化的抵抗能力和工作寿命。 6.3 随机存储器RAM ①存储体 每个存储单元具有一个唯一的地址，可存储1位（位片结构）或多位（字片结构）二进制数据 存储容量与地址、数据线个数有关： 芯片的存储容量 ＝存储单元数×存储单元的位数＝2M×N M：芯片的地址线条数 N：芯片的数据线条数 ②地址译码电路 ③片选和读写控制逻辑 片选端CS*或CE* 有效时，可以对该芯片进行读写操作 输出OE* 控制读操作。有效时，芯片内数据输出 该控制端对应系统的读控制线 写WE* 控制写操作。有效时，数据进入芯片中 该控制端对应系统的写控制线 6.3.2 SRAM基本存储电路 优点：结构简单，单片集成度高，功耗低，速度快，价格 便宜 缺点：需要刷新和再生操作，电容中信号弱，读出时需经 放大器处理。 6.3.4 SRAM芯片2114 6.3.5 SRAM芯片6264 6.4 EPROM 顶部开有一个圆形的石英窗口，用于紫外线透过,擦除原有信息 一般使用专门的编程器（烧写器）编程 编程后，应该贴上不透光封条 出厂未编程前，每个基本存储单元都是信息 “1” 编程就是将某些单元写入信息0 6.4.1 EPROM芯片2716 6.5 半导体存储器与CPU的连接 存储芯片与CPU的连接 6.5.1 存储芯片数据线的处理 若芯片的数据线正好8根： 一次可从芯片中访问到8位数据 全部数据线与系统的8位数据总线相连 若芯片的数据线不足8根： 一次不能从一个芯片中访问到8位数据 利用多个芯片扩充数据位 这个扩充方式简称“位扩充” 位扩充 6.5.2 存储芯片地址线的连接 芯片的地址线通常应全部与系统的低位地址总线相连 寻址时，这部分地址的译码是在存储芯片内完成的，我们称为“片内译码” 片内译码 片选端常有效 地址重复 地址重复：一个存储单元具有多个存储地址 原因：有些高位地址线没有用、可任意 使用地址：出现地址重复时，常选取其中既好用、又不冲突的一个“可用地址” 例如：00000H ~ 07FFFH 选取一个可用地址的原则：高位地址全为0 6.5.3 存储芯片片选端的译码 存储系统常需利用多个存储芯片扩充容量，也就是扩充了主存储器地址范围 这种扩充简称为“地址扩充”或“字扩充” 进行“地址扩充”，需要利用存储芯片的片选端对多个存储芯片（组）进行寻址 这个寻址方法，主要通过将存储芯片的片选端与系统的高位地址线相关联来实现 地址扩充（字扩充） (1) 译码和译码器 译码：将某个特定的“编码输入”翻译为唯一“有效输出”的过程 译码电路可以使用门电路组合逻辑 译码电路更多的是采用集成译码器 常用的2:4译码器： 74LS139 常用的3:8译码器： 74LS138 常用的4:16译码器：74LS154 (2) 线选译码 线选译码：只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组） 虽构成简单，但地址空间严重浪费 必然会出现地址重复（一个存储单元对应多个存储地址） 一个存储地址会对应多个存储单元 多个存储单元共用的存储地址不应使用 (3) 部分译码 部分译码：只有部分高位地址线参与对存储芯片的译码 每个存储单元将对应多个地址（地址重复），需要选取一个可用地址 可简化译码电路的设计 但系统的部分地址空间将被浪费 (4) 全译码 全译码：所有的系统地址线均参与对存储单元的译码寻址，包括 片内译码：低位地址线对芯片内各存储单元的译码寻址 片选译码：高位地址线对存储芯片的译码寻址 采用全译码，每个存储单元的地址都是唯一的，不存在地址重复 译码电路可能比较复杂、连线也较多 片选端译码小结 存储芯片的片选控制端可以被看作是一根最高位地址线 在系统中，主要与地址发生联系：包括地址空间的选择（例如接系统的IO/M*信号）和高位地址的译码选择（与系统的高位地址线相关联） 对一些存储芯片通过片选无效可关闭内部的输出驱动机制，起到降低功耗的作用，所以片选端常有效不利于节能。 6.5.4 存储芯片的读写控制 芯片OE*与系统的读命令线相连 当芯片被选中、且读命令有效时， 存储芯片将开放并驱动数据到总线 芯片WE*与系统的写命令线相连 当芯片被选中、且写命令有效时， 允许总线数据写入存储芯片 6