大通晶体管电路逻辑综合(翻译).docx

大通晶体管电路的逻辑综合 Premal Buch?????????Amit Narayan?????????A. Richard Newton??????A. Sangiovanni-Vincentelli 电气工程与计算机科学系 加州大学伯克利分校，加利福尼亚州94720  抽象 传输晶体管逻辑（PTL）可能是一个有前途的替代静态CMOS深亚微米设计。在这项工作中，我们激发了对于PTL电路设计的CAD算法的需求，并且提出了分解的BDD作为用于合成PTL网络的合适的逻辑电平表示。分解的BDD可以表示为多级电路的大型，任意功能，并且可以利用BDD与PTL的自然有效的映射 PTL设计概述了基于分解BDD的全面综合流程。我们表明，所提出的方法使我们能够进行类似于静态CMOS的传统的基于多级网络的综合流程的逻辑级优化，并且还使可能的优化直接影响最终电路实现的面积，延迟和功率在传统方法中没有任何等价物。我们还提出了一套启发式算法来综合PTL电路，这些PTL电路针对所提出的合成流程的关键区域，延迟和功率进行了优化。 在ISCAS基准电路上的实验结果表明，我们的技术使得PTL电路在静态CMOS设计上有了实质性的改进。此外，就我们所知，这是首次针对整个ISCAS基准集合成的PTL电路。 1引言 由于易于设计安全可扩展的电路，静态CMOS一直以来都是IC设计人员的首选设计风格。【问题】但是，静态CMOS电路中的开关电容可能相当大。随着芯片尺寸的缩小和晶体管数量的增加，对更高速度和更低功耗的推动使得有必要寻找替代的设计风格，从而为静态CMOS提供更好的性能特性。这些包括基于传输晶体管的逻辑系列，类似多米诺骨牌的动态逻辑样式等。 【优势】其中，传输晶体管逻辑（PTL）电路提供了很大的希望。与多米诺电路相比，它们不易出现串扰问题，这是深亚微米技术中的一个主要问题。几个案例研究（[4] [21]）表明，PTL可以用比静态CMOS更少的晶体管来实现大多数功能。这样可以降低总体电容，从而缩短开关时间并降低功耗。据报道[21]，由于较低的输入电容和较高的逻辑功能，互补式VIL乘法器的速度是传统CMOS的两倍。在4V电源电压下，PTL设计的功耗通常比静态CMOS设计（15）低30％）。为了说明这一点，我们取一个函数F = A+ BC。图1（a）显示了我们在PTL中实现这个功能，我（b）显示了相应的静态CMOS实现。显然，PTL设计风格可以产生比静态CMOS更加紧凑的电路。在[22]中报道，与基于静态CMOS OR / NAND的该功能实现相比，PTL的面积降低了32％，延迟降低了29％，功耗降低了47％。 图1（b）中的电路实际上也可以解释为PTL电路。PTL和静态CMOS的唯一区别在于，在静态CMOS中，与PTL不同，从vdd到输出的所有路径都通过pMOS（上拉网络）连接，输出到地的路径通过nMOS（拉下网络）。因此，静态CMOS可被视为PTL的受限情况。这些限制使得合成安全，大型静态CMOS电路的任务更容易，但降低了电路优化的潜力。因此，给定一种合成安全，大电路的方法，PIL可以比静态CMOS更有吸引力。 缺乏这种方法的原因是在工业电路中使用传输晶体管的原因非常有限。虽然在这方面有过几次尝试[22]），本文稍后讨论其中的一些限制，没有可用于设计安全，大VFL电路的算法。因此，尽管设计人员可以手动设计如图1所示的非常高效的小PTL电路，但是不存在实现预期益处的电路自动合成的令人满意的解决方案。 【途径】在这项工作中，我们通过提出一种分解的基于BDD的方法来解决这个问题，该方法利用了VIL逻辑的一些优点，并且可以用来获得用于大型任意设计的紧凑的多级晶体管级电路。 【贡献】这项工作的主要贡献如下：PIL设计从一个未优化的逻辑级网表开始，一直到产生一个SPICE网表，概述了一个全面的综合流程。为此，提出了一种基于分解BDD的逻辑电平抽象方法，使得我们可以对传统的基于静态CMOS的多级网络综合流程进行逻辑电平优化。这种表示利用了PTL电路和BDD之间的对应关系，而没有受到由单片BDD的特性强加的缺点。从这个逻辑电平抽象到晶体管级PTL网表存在一个简单的映射，它保留了所有的互连信息。这使得有可能在规模、延迟和功耗方面开展相关优化工作并产生直接影响。我们提出了一套启发式算法来综合PTL电路，优化面积，延迟和功率，这是所提出的合成流程的关键。ISCAS基准电路的初步实验结果表明，我们的技术使得PTL电路比传统的静态CMOS设计有了实质性的改进。就我们所知，这是第一次针对整个ISCAS基准集合成的VIL电路。 本文的结构如下：在第2节中，我们讨论了为什么基于BDD的方法适用于PTL电路合成，并回顾了基于单片BDD的方法的缺点。在第3节中，我们将分解的BDD作为VIL合成的