数字电子技术基础第2章 集成逻辑门电路.ppt

有的电路输入使能端为高电平有效，输出为正常的逻辑电平；使能端为低电平时输出为高阻（禁止）态 当EN=1 导通 当EN=0， 、T1截止 截止 截止 导通 高阻状态 2.三态门的应用 ⑴ 用三态门接成总线结构 TSL门在计算机系统中经常被用作数据传输。为了减少连线的数目，希望能在同一条导线上分时传递若干门电路的输出信号，这时就可以用三态门来实现。 只要控制端EN轮流为1，且任何时刻仅有一个为1，就可以把各个门的输出信号轮流送到公共传输线——总线上去而又互不干扰，这种连接方式称为总线结构。 ⑵ 用三态门实现数据的双向传递 当EN=1 工作 高阻状态 数据D0经G1反相后送到总线 当EN=0 高阻状态 工作 数据经反相后在G2的输出端端送出 工程实际中，经常将多个双向三态传输器集成在一个芯片内，使用起来十分方便。如54HC640、54HCT640等。 输出允许控制端（低电平有效） 传输方向控制端(M=1，I/O→O/I; M=0， I/O→O/I ） 逻辑符号尚未包括的20号引脚为电源端VDD（或VCC）；10号引脚为接地端GND。 1 I/O ~ 8 I/O、1 O/I ~ 8 O/I——输入/输出及输出/输入数据端口，当 =1，I/O及O/I均为高阻。 2.2.4 各种CMOS系列的数字集成电路 高速CMOS器件以74HC和74HCT系列为代表，尺寸缩小到4000系列的 使寄生电容减少,从工艺上采用了硅栅自对技术，减少了寄生电容。开关速度将提高10倍，功耗相应地减少为4000系列的 与4000系列相比，功耗低，在与TTL采用相同的电源电压（VCC=5V）条件下，噪声容限约为TTL电路的两倍，平均传输延迟时间每门可小到6-10ns，速度与基本的TTL和LS TTL门电路相当。此外，外形尺寸、管脚排列与TTL电路相同，使用的电源电压为5V时，74HCT系列输出的高、低电平与TTL电路兼容。 2.2.5 CMOS电路的正确使用 2．组装、测试时，电烙铁、仪表、工作台应有良好的接地。操作人员服装、手套等应选用无静电材料制作。焊接是烙铁功率不应超过20W，最好用电烙铁余热快速焊接。也可以将插件座焊在线路板上，而后将器件插在座上，这样最安全。 1．存放CMOS集成电路时要屏蔽，一般放在金属容器内，也可以用金属箔将引脚短路 一、CMOS电路由于输入电阻高，极易接受静电电荷。为了防止产生静电击穿，生产CMOS时，在输入端都加了标准保护电阻，但这并不能保证绝对安全，因此使用CMOS电路时，必须采取预防措施： 3. 多余的输入端绝对不能悬空，否则会因受干扰而破坏逻辑关系。可以根据逻辑功能需要，分情况对多余输入端加以处理。例如，与门和与非门的多余输入端应接到VDD或高电平上；或门和或非门的多余输入端应接到VSS或低电平上；如果电路的工作速度不高，不需要特别考虑功耗，也可以将多余输入端使用并联，如图所示。 1．在输入端接低内阻信号源时，应在输入端与信号源之间串入限流电阻，以保证输入保护二极管导通时，电流不超过1mA。 2．在输入端接有大电容时，应在输入端与电容之间接保护电阻RP，其阻值可按uC/1mA计算。此处uC为电容上的电压（单位为V），如图所示。 二、为了使输入保护电路电流容量不超限（一般为1mA），在可能出现较大输入电流的场合采取保护措施： 3．在输入端接有长线时，可能会分布电感、分布电容而产生寄生震荡，亦应在长线与输入端之间加限电阻，其阻值可按RP=VDD /1mA计算，如图所示。 三、因为CMOS电路存在寄生三极管效应而产生的锁定效应，使其在电源电压VDD超限、uI超限或uo超限时不能正常工作，所以首先应保证电源电压的波动不超过限度，输出电压不超过电源电压的范围。采取以下防护措施： 1．在输入端与电源两端及输出端与电源两端加导通压降较低的钳位二极管（如锗二极管或肖特基二极管），如图所示，确保uI 、uO 满足表达式。式中UF 为二极管的正向导通电压。 -UFuIVDD+UF -UFuOVDD+UF 2．在电源输入端处加去耦电路，如图为确保VDD可能出现的瞬间高压得到缓解，对VDD 应满足表达式的要求。 VDDVDD(BR) VDD（BR）为VDD端的击穿电压。 3．如果系统有两个以上电源（如还有信号源和负载电源），各电源开、关顺序应遵循“启动时先接通CMOS电路的电源，关机时后切断CMOS电路的电源”这一原则。 概述： 在双极型集成逻辑门电路中应用最广泛的是TTL电路。目前