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【例3-14】 用元件例化语句描述由D触发器构成移位寄存器的VHDL程序。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY shift_register IS PORT(a,clk:IN STD_LOGIC; b:OUT STD_LOGIC); END shift_register; ARCHITECTURE four_bit_shift_register OF shift_register IS COMPONENT dff --元件例化dff PORT(a,clk:IN STD_LOGIC; b:OUT STD_LOGIC); END COMPONENT; SIGNAL s:STD_LOGIC_VECTOR(0 TO 4); BEGIN s(0)=a; dffl:dff PORT MAP(s(0),clk,s(1)); dff2:dff PORT MAP(s(1),clk,s(2)); dff3:dff PORT MAP(s(2),clk,s(3)); dff4:dff PORT MAP(s(3),clk,s(4)); b=s(4); END four_bit_shift_register; 【例3-15】 用FOR GENERATE语句实现电路的VHDL程序。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY shift_register IS PORT(a,clk:IN STD_LOGIC; b:OUT STD_LOGIC); END shift_register; ARCHITECTURE four_shift_register OF shift_register IS COMPONENT dff --元件例化语句 PORT(c d,clk:IN STD_LOGIC; q:OUT STD_LOGIC); END COMPONENT; SIGNAL s:STD_LOGIC_VECTOR(0 TO 4); BEGIN s(0)=a: --输入信号代入语句 registerl:FOR i IN 0 TO 3 GENERATE dffx:dff PORT MAP(s(i),clk,s(i+1)); --端口映射 END GENERATE; b=s(4); --输出信号代入语句 END four_shift_register; 【例3-16】由IF GENERATE语句描述由D触发器扩展成移位寄存器的VHDL程序。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY shift IS GENERIC (n:INTEGER:=8); PORT(a,clk:IN STD_LOGIC; b:OUT STD_LOGIC); END shift; ARCHITECTURE gen_shift OF shift IS COMPONENT dff PORT(d,clk:IN STD_LOGIC; q:OUT STD_LOGIC); END COMPONENT; SIGNAL z:STD_LOGIC_VECTOR(1 TO(n-1)); BEGIN g1:FOR i IN 0 TO(n-1)GENERATE u0:IF i=0 GENERATE dffx:dff PORT MAP(a,clk,z(i+1)); END GENERATE; u1:IF i=(n-1) GENERATE dffx:PORT MAP(z(i),clk,b); END GENERATE;
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