2014微机原理与接口技术.ppt

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 四、最小模式下的总线保持 【8086CPU时序】 T4或Ti CLK HOLD HLDA * * 四、最小模式下的总线保持 【8086CPU时序】 HOLD信号变高电平后，CPU要在下一个时钟周期的上升沿才检测到。然后用T4或Ti状态的下降沿使HLDA变成高电。若采样到HOLD信号时，不在T4或Ti状态，可能会延迟几个时钟周期，等到T4或Ti状态才发HLDA信号。 8086CPU一旦让出总线控制权，使地址线，数据线及控制信号RD、WR、INTA、M/IO、DEN及DT/R处于浮空状态，但ALE信号不浮空。 HOLD信号影响8086CPU的总线接口部件BIU的工作(总线浮空)，但执行部件EU继续执行指令队列中的指令，直到遇到需要使用总线的指令时，执行部件EU才停下来。 当总线请求结束，HOLD及HLDA信号变为低电平时，CPU不立刻驱动三总线，这些引脚继续浮空，直到CPU执行一条总线操作，才结束这些引脚的浮空状态。因此，为了防止总线控制切换时，因没有任何主模块的驱动而造成控制线电平飘移到最小电平以下。在控制线和电源之间要连接—个上拉电阻。 * * 8088CPU I/O端口、存储器读周期时序图 CLK T1 T2 T3 T4 A19~A16/S6~S3 IO/M A15~A8 AD7~AD0 ALE RD DT/R DEN S6 ~ S3 A7 ~ A0 A19~A16 D7~ D0 高 IO 低 M * * A7 ~ A0 WR CLK A19~A16/S6~S3 T1 T2 T3 T4 IO/M A15~A8 DT/R DEN A19~A16 高 IO 低 M S6 ~ S3 AD7~AD0 ALE D7 ~ D0 8088CPU I/O端口、存储器读周期时序图 * * 课堂小结 重点： 掌握存储器组织 了解系统的复位和启动 掌握8086最小工作模式下的时序（读、写）。 P47： 17、19 作业： P21：10、11 P46：2、4、5、7、8、9、11、12、13 * * 谢谢！ * * * * * * * * * * * * * * * 该动画演示，请顺次点击各条指令。 * * * * * * * * * * * * * 一、主频，外频，倍频系数 CPU是在时钟信号的控制下工作 时钟信号 是一个按一定电压幅度， 一定时间间隔发出的脉冲信号 CPU所有的操作都以时钟信号为基准 CPU 按严格的时间标准发出地址，控制信号， 存储器、接口也按严格的时间标准送出或接受数据。 这个时间标准就是由时钟信号确定。 CLK * * CPU的主频或内频指CPU的内部工作频率。 主频是表示CPU工作速度的重要指标， 在 CPU其它性能指标相同时, 主频越高, CPU 的速度越快 CPU的外频或系统频率指CPU的外部总线频率。 倍频系数指CPU主频和外频的相对比例系数。 8088/8086/80286/80386的主频和外频值相同; 从80486DX2开始，CPU的主频和外频不再相同，将外频按一定的比例倍频后得到CPU的主频，即： CPU主频 = 外频 × 倍频系数 PC机各子系统时钟(存储系统，显示系统，总线等)是由系统频率按照一定的比例分频得到。 一、主频，外频，倍频系数 * * 外频性能指标 8088CPU 频率f ：1秒内的脉冲个数 4.77MHz 周期 T = 1/ f 210ηs 占空比：高电平在一个周期中的比例 1 :3 CLK T 一、主频，外频，倍频系数 * * 相邻两个脉冲之间的时间间隔，称为一个时钟周期，又称 T状态（T周期）。 二、T状态 每个T状态包括：下降沿、低电平、上升沿、高电平 CLK T * * CPU通过总线完成与存储器、I/O端口之间的操作，这些操作统称为总线操作。 三、总线周期 数据总线 DB 控制总线 CB 地址总线 AB 存 储 器 I/O 接 口 输 入 设 备 I/O 接 口 输 出 设 备 CPU * * 执行一个总线操作所需要的时间称为总线周期。 三、总线周期 * * 一个基本的总线周期通常包含 4 个T状态， 按时间的先后顺序分别称为T1、T2、T3、T4 总线周期 T1 T2 T3 T4 CLK 三、总线周期 * *