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华中科技大学
《电子线路设计、测试与实验》实验报告
实验名称： 多功能数字钟设计
院（系）： 自动化学院
专业班级：
实验成绩：
指导教师： 汪小燕
2014 年 6 月 11 日
一、实验目的
1. 掌握可编程逻辑器件的应用开发技术，设计输入、编译、仿真和器件编程；
2. 熟悉 EDA软件使用；
3. 掌握 Verilog HDL 设计方法；
4. 分模块、分层次数字系统设计
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二、实验器材
QUARTUS II 软件 PC DEO 实验板
三、实验要求
1. 能显示小时、分钟、秒钟（小时以 24 进制 , 时、分用显示器，秒用 LED ）
2. 能调整小时、分钟的时间
3. 复位
四、实验原理
五、程序设计过程
数字钟由 2 个 60 进制计数器和 1 个 24 进制计数器和 4 个译码器共 7 个模块构成 ,3 个
计数器公用一个时钟信号 CP。2 个选择器分别用于选择分计数器和时计数器的使能控制信号 ,
对时间进行校正时 , 在控制器的作用下 , 使能信号接高电平 , 此时每来一个时钟信号 , 计数器
加一计数 , 从而实现对小时和分钟的校正 . 正常计时时 , 使能信号来自低位计数器的输出 , 即
秒计数器达到 59 秒时 , 产生输出信号使分计数器加 1, 分秒计数器同时计到最大值时即 59 分
59 秒时 , 产生输出信号使小时计数器加一。
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1. 顶层模块：
module clock (led0, led1, led2, led3, led_sec, _50mhzin, adjminkey,
adjhrkey, ncr, h12, hour12);
input _50mhzin;
input adjminkey, adjhrkey;
input h12;
input ncr;
output [6:0]led0, led1, led2, led3;
wire [7:0] led_a, led_b;
wire _1hz, _1khz, _5hz;
wire [7:0] hour, minute, second, set_hr, set_min;
output hour12;
wire h12;
output [7:0]led_sec;
assign hour12 = h12;
divided_frequency u0(_1hz,ncr,_50mhzin);
top_clock u1(hour, minute, second, _1hz, ncr, adjminkey, adjhrkey,
_50mhzin);
display u2(_50mhzin, _5hz, ncr, led_a, led_b, led_sec, hour, minute,
second, h12);
SEG7_LUT u3(led_a[7:4], led3);
SEG7_LUT u4(led_a[3:0], led2);
SEG7_LUT u5(led_b[7:4], led1);
SEG7_LUT u6(led_b[3:0], led0);
endmodule
2. 分频模块：
module divided_frequency(_1hzo
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