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(6) 缩减运算符 缩减与 ~ 缩减与非 | 缩减或 ~| 缩减或非 ^ 缩减异或 ~^ ^~ 缩减同或 例： Y= 4’b1001 ; Y= ~ 4’b1001; 结果为0 结果为1 说明 缩减运算的操作数是1位或多位二进制数； 缩减运算的操作数只有一个，将该数的各位自左至右进行逻辑运算，结果只有一位。 ︵。︵ * (7) 移位运算符 右移 左移 算术右移 算术左移 例： Y= 4’b1001 1; Y= 4’sb1001 1; 结果为0100 结果为1100 说明 移位运算的操作数是1位或多位二进制数； 向左或向右移n位； 只有对有符号数的算术右移自动补符号位； 其他移位均自动补0。 操作数 移位符 n; 格式 ︵。︵ * (8) 拼接复制运算符 {} 拼接 {{}} 复制拼接 例： Y= {4’b1001, 2’b11}; Y= {4{2’b01}}; Y= {{4{2’b01}}, 2’b11}; 结果为100111 结果说明 将多个操作数拼接起来； 将操作数复制n遍并拼接起来； 可以组合使用。 {操作数1, 操作数2, …} 格式 {n{操作数1, 操作数2, …}} 格式 ︵。︵ * (9) 条件运算符 ? : 用于条件赋值 例： Y= a ? b : c; Y= s1 ? (s0 ? d3 : d2) : (s0? d1 : d0); 如果a=1，则y=b; 如果a=0，则y=c。 如果a=x，则y=x。 说明 根据表达式1的值，决定运算结果； 如果表达式1值为1，则结果等于表达式2； 如果表达式1值为0，则结果等于表达式3； 如果表达式1值为x，则结果为x； 可以嵌套。 表达式1 ? 表达式2 : 表达式3 格式一 ︵。︵ * * 3. always语句块 内部信号 声明 assign语句 底层模块或门原语调用 always 语句块 module 模块名 ([端口列表]); [端口信号声明;] endmodule always语句块又称过程块 基本格式： always @(敏感信号条件表) 各类顺序语句； 特点： always语句本身不是单一的有意义的一条语句，而是和下面的语句一起构成一个语句块，称之为过程块；过程块中的赋值语句称过程赋值语句； 该语句块不是总处于激活状态，当满足激活条件时才能被执行，否则被挂起，挂起时即使操作数有变化，也不执行赋值，赋值目标值保持不变； 赋值目标必须是reg型的。 例： always @ (posedge CLK) Q=D； ︵。︵ 3. always语句块 激活条件由敏感信号条件表决定，当敏感条件满足时，过程块被激活。 敏感条件有两种，一种是边沿敏感，一种是电平敏感。 ︵。︵ * 电平敏感： (posedge 信号名) 边沿敏感： (negedge 信号名) (信号名列表) 信号上升沿到来 信号下降沿到来 例： (posedge clk) 例： (negedge clk) 信号列表中的任一个信号有变化 例： (a,b,c) 当a,b,c中有一个发生变化 说明: 逗号可以换成or 例： (a or b or c) 3. always语句块 ︵。︵ * 例： always @ (posedge CLK) Q=D； 当CLK上升沿到来时，激活该语句块，将D的值赋给Q； 否则，该语句块挂起，即使D有变化，Q的值也保持不变，直到下一次赋值。 例： always @ (D) Q=D； 当D有变化时（不管是由1变0还是由0变1），激活该语句块，将D的值赋给Q； 否则，该语句块挂起，Q的值保持不变，直到下一次赋值。 D Q D CLK Q D Q 3. always语句块 ︵。︵ * 说明： 过程块中的赋值目标必须是reg型的。 由于always语句可以描述边沿变化，在设计时序电路中得到广泛应用。 always语句中还可以使用if、case、for循环等语句，其功能更加强大。 例： always @ (posedge CLK) Q=D； 例： always @ (D) Q=D； 必须是reg型的 3. always语句块 ︵。︵ * * 3. always语句块 assign语句和always语句的主要区别： 连续赋值语句总是处于激活状态，只要操作数有变化马上进行计算和赋值； 过程赋值语句只有当激活该过程时，才会进行计算和赋值，如果该过程不被激活，即使操作数发生变化也不会计算和赋值。 verilog规定assign中的赋值目标必须是wire型的，而always语句中的赋值目标必须是reg型的。 assign Q=D always @ （posedge clk）