verilog hdl抢答器(两个程序).pdf

一、设计任务 智力竞赛抢答器 Verilog HDL 要求有 6 位参赛者进行抢答，有六个抢答信号 进行抢答。当有抢答选手按下抢答键后系统能够快速准确的判断是那一组选手按 下了抢答信号，由于系统比较小，速度比较快一般不会有同时按下的可能，所以 只有六种状态，然后系统能够根据这六种状态进行适时的显示和提示。当有选手 按下以后就对抢答信号进行锁存，其他选手的输入无效。然后就是对抢答进行时 间限制了，根据设定的时间进行倒计时，当倒计时完成还没有人抢答的时候系统 发出警报声音提示时间已经到了。当有选手在主持人未按下抢答键抢答时视为超 前抢答，系统显示该选手号，同时蜂鸣器响，该抢答无效。还有清除复位键，抢 答完成以后按复位键即可清除已有的状态。通过 Verilog HDL 程序代码实现系统 的各个功能。 二、设计目的与要求 目的：理论联系实际，巩固和运用所学课程，提高分析、解决计算机技术实 际问题的独立工作能力，培养学生正确的设计思想，严肃认真、实事求是的科学 态度和勇于探索的创新精神。通过对一个智力抢答器的设计，进一步加深对计算 机原理以及数字电路应用技术方面的了解与认识，进一步熟悉数字电路系统设计、 制作与调试的方法和步骤，通过 Verilog 程序的编写，进一步熟悉 Verilog HDL 的语法知识；规范化训练学生撰写技术研究报告，提高书面表达能力。 要求：  掌握 FPGA 设计系统的一般方法。  熟练掌握使用 modelsim 软件设计较复杂的数字逻辑电路。  培养学生独立分析问题和解决实际问题的能力。 三、课程设计的内容 设计一抢答器，要求如下： (1)抢答台数为 6； (2)具有抢答开始后 20s 倒计时，20 秒倒计时后 6 人抢答显示超时，并报警； (3)能显示超前抢答台号并显示犯规报警； (4)系统复位后进入抢答状态，当有一路抢答按键按下，该路抢答信号将其 余各路抢答信号封锁，同时铃声响起，直至该路按键松开，显示牌显示该路 抢答台号。 四、系统设计方案 根据系统设计要求可知,系统的输入信号有：主持人按钮 inputEn,各选手的 抢答按钮分别是 inputL1、inputL2、inputL3、inputL4，inputL5，inputL6,主 持人和选手抢答按钮都是低电平有效，系统复位信号 clr(高电平有效)，系统时 钟信号 clk，系统的输出信号有：六个人抢答成功与否的指示灯控制信号输出口 Led2，犯规抢答时报警器Buzzer(低电平有效)。本系统应具有的功能有：能够 准确的判断出是哪位抢答者，当主持人没按抢答时，有人抢答了则蜂鸣器报警， 并显示该选手号，当主持人按了抢答键时有人抢答了，同时封锁抢答信号，其他 选手抢答无效，不显示该选手号。 五、仿真过程与仿真结果 仿真过程：使用 ModelSim 进行功能测试，首先在里面进行相应的设置，在工程 文件夹下面会新建一个 modelsim 的文件夹，然后编写实现功能的程序和测试文 件，最后保存编译执行就可以进行功能仿真了。 仿真结果 ： 结果分析与讨论：可以看到 0 时刻系统复位状态，2s 时 2 号超前抢答(inputEn 为高电平，inputL2 为低电平)，系统显示 2 蜂鸣器并犯规报警 (Buzzer为低电 平)，8s 时系统复位状态，12s 时 4 号选手先抢答成功(inputL4为低电平)显示 4，14s 时 3 号选手后抢答，不显示 3，20s 时系统复位。 六、总结 通过本次合成设计，我又一遍熟悉了 Verilog HDL 语言进行建模，并且通 过实际操作学会了怎么使用 Modelsim 这个软件来完成一个完整的课程设计。以 及对基于 FPGA 的系统开发流程有了一个整体认识，我越来越认识到一点， 编 程对项目实现有着至关重要的， 我们在硬件开发的过程中更应该重视编程， 将编程看作是完善开发的不可缺少的一部分。虽然题目简单，但这也磨练了我的 意志。第一次做的太复杂了，然后一次次修改，做成最简单功能的。在一次次的 反复设计、论证和测试中， 提高了逻辑分析能力、全面分析问题的能力以及发 现问题、解决问题的能力。通过对各方面资料的收集， 我的知识面也进一步拓 宽了。同时，我也发现了自己的不足， 像语言表达还比较差， 不能更清楚地 表达自己的意思， 逻辑分析能力和编程能力有待提高，有些预先的想法都未能 实现。在系统的结构设计上也还有很长的路需要走，这是需要时间去积累的。在 今后的学习中我还得加以改进。 七、程序 系统主要 Ver