CPLD和FPGA的工作原理简介.ppt

这些输出结构分别属于三种模式，一旦确定了某种模式，所有的OLMC都将工作在同一种模式下。 2）组态简介 组合输出 可配置成 组合输出双向口 寄存器输出 寄存器输出双向口 专用输入等。 优点： 设计极为灵活。 具有结构重构和输出端的任何功能均可移到另一输出引脚上的功能，可简化电路板的布局布线，使系统的可靠性进一步地提高。 3）寄存器模式：有寄存器，三态门 A、寄存器输出结构： B、寄存器模式组合输出双向口结构 4）复合模式：无寄存器，三态门可用 A、复合组合输出结构 B、组合输出双向口结构 3)简单模式：特点：三态门固定 A、反馈输入结构： “与一或”阵列没输出功能，但可作为相邻单元信号反馈输入，该单元反馈输入端信号来自另一个相邻单元。 B、输出反馈结构 C、简单模式输出结构 编辑ABEL文本文件*.ABL，生成JED网表文件 简单PLD早期器件，规模小，只能实现通用数字逻辑电路(如74系列)的一些功能，由 “与一或”门阵列和输入输出单元组成。 2.6 CPLD结构与工作原理 CPLD即Complex Programmable Logic Device复杂可编程逻辑器件。 典型产品Altera的MAX7000S。结构和工作原理 一、结构： 可编程与阵列 乘积项选择矩阵 固定或阵列 扩展乘积项 可编程寄存器 16个 宏单元 LAB 2/16个 芯片 二、宏单元： 1、可编程的“与”阵列 PIA：可编程连线阵 programmable Interconnect Array 共享扩展乘积项：增加输入数， 用于复杂电路设计。 每个宏单元提供一个单独的乘积项，通过一个非门取反后反馈到逻辑阵列中，可被LAB内任何一个或全部宏单元使用和共享。采用共享扩展项后要增加一个短的延时． 2、乘积项选择矩阵 输出： 寄存器：输入 清0、置1、CLK CLK-EN 固定或阵列：组合电路 3、并行扩展乘积项 并联扩展项是宏单元中一些没有被使用的乘积项，可分配到邻近的宏单元去实现快速、复杂的逻辑函数。 允许最多20个乘积项直接送到宏单元的“或”逻辑，其中5个乘积项是由宏单元本身提供的，15个并联扩展项是从同一个LAB中邻近宏单元借用的。 当需要并联扩展时，“或”逻辑的输出通过一个选择分配器，送往下一个宏单元的并联扩展“或”逻辑输入端。 4、可配置寄存器：可单独编程为带有可编程时钟控制的D、T、JK或SR触发器，也可将寄存器旁路，实现组合逻辑方式。 每个寄存器支持异步清零和异步置位功能．乘积项选择矩阵分配乘积项来控制这些操作。此外，每一个寄存器的复位端可以由低电平有效的全局复位专用引脚GCLRn信号来驱动。 每个可编程寄存器可以按三种时钟输入模式工作： ● 全局时钟信号：该模式能实现最快的时钟到输出(clock to Output)性能，这时全局时钟输入直接连向每一个寄存器的CLK端。 ● 全局时钟信号带时钟信号使能。由于仍使用全局时钟，输出较快． ● 用乘积项实现一个阵列时钟：宏单元或I／O信号进行钟控，速度稍慢。 三、逻辑阵列块[LAB] 16个宏单元的阵列组成一个LAB 四、芯片 LAB PIA(Programmable Interconnect Array) 可编程连线阵:LAB与 全局总线连接 I／O控制块：控制I／O引脚，有输入、输出和双向方式． 2.7 FPGA结构与工作原理 FPGA即现场可编程门阵列(Field Programmable Gate Array) 一、FPGA结构框图: FLEX10K 由嵌入式阵列块EAB、逻辑阵列块LAB、Fast Track和I/O控制单元IOC四部分组成 . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC FLEX 10K系列FPGA结构图 . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC EAB EAB 嵌入式 阵列块 二、逻辑阵列块LAB(Logic Array Block) 每个LAB包含八个逻辑单元LE、相联的进位链和级联链，LAB控制信号与LAB局部互连。 1、逻辑单元LE Logic Element或LC：Logic Cell 是FLEX10K结构中的最小单元，实现逻辑功能。 每个LE包含一个4输入的LUT、一个带有同步使能的可编程触发器，一个进位链和一个级联链。 每个LE有