数字后铅端简要流程.ppt

CTS Setup Clock Common Options Clock Tree Synthesis Timing Setup Reconnect Scan Chains PostPlace Optimization Clock Tree Optimization Timing Report Save As Enable Propagated Clocks CTS：时钟树综合，目的就是为了降低clock skew，有很多buffer构成。 Route Std Cell PG routeVerify Setup Route Common Options Route Clock Nets Auto Route Global Route Route Optimization Track Assign Detail Route Search Repair Route Optimization Post Route CTO DRC Post Route Optimization Save As Route：布线，一般是先对电源线和时钟信号线布线，然后再对信号线布线，目的就是为了最大满足时序。 DFMData Out Fix Antenna Violations Set HPORoute Option Define Antenna File Report Antenna Ratio Search Repair Insert Diode Add Core Filler Slot Fat Wire Fill notch gap Fill Wire Track Run Final DRC LVS Hierarchical Verilog Out SPEF SDF File Out GDS File Out DFM：可制造性设计， * 综合环境初始化 初始化设计环境，技术库文件及其它设计环境设置。 search_path：指明文件的位置。 target_library：既技术库，由生产厂家提供，该库中的cells，用于逻辑映射。Target library的文件名应包含在Link library的文件清单中，用于读取门级网表。 link_library：该库中的cells，DC无法进行映射，例如：RAM，ROM及Pad，在RTL设计中，这些cells以实例化的方式引用。 symbol_library：该库文件包含技术库中cells的图形表示，用于生成门级示意图。 read：读入HDL代码 环境属性 定义设计的工艺参数，I/O端口属性，wire-load模型，下图解释了描述设计环境约束的DC命令： set_operating_conditions set_max_capacitance set_max_transition set_max_fanout on input output ports or current_design; Block B Clock Divider Logic Block A set_load on outputs set_drive on Clock set_driving_cell on inputs set_wire_load_model set_operating_conditions用于描述cells操作条件： process、voltage 和temperature。例如：set_operating_conditions -max slow set_wire_load_model用于设置Nets的寄生RC模型，一般选用悲观的模型。例如：set_wire_load_model -name smic18_slow set_load用于定义nets或ports的电容负载，为了保证输出路径的时序，default条件下为0。例如：set_load 0.6 all_outputs() set_drive用于定义模块的input ports，0表示最大的驱动强度，通常用于clock ports和reset，例如：set_drive 0 {clk，rst}。 set_driving_cell用于定义input ports，模拟cell的驱动阻抗，为了保证输入路径的时序和输入信号的transition time。例如： set_driving_cell -lib_cell BUFX2 -pin Y -library slow all_inputs() set_min_library允许用户同时设置worst-case和best-case libraries，从而在初步编译时，DC修正hold-time冲突时，验证setup-time冲突。也可用于在编译时修正hold-time