深入了解赛灵思SystemGenerator中时间参数..doc

深入认识赛灵思 System Generator 中 的时间参数 深入认识赛灵思 System Generator 中的时间参数 鉴于模型的设计 (MBD)因其 在缩小实时系统抽象的数学建模和物理实现之间差距方面的光明前景而备受关 注。通过使用相同的源代码进行算法剖析、架构探讨、行为模拟和硬 / 软件设 计， MBD有望缩短系统设计周期。 无需通晓硬件描绘语言 (HDL)，为 DSP 提供的 Xilinx System Generator 即可让控制工程师在熟悉的 Simulink 环境中 设计系统，然后在 FPGA中实施。为此，必须将受控系统 ( 往常称之为设施 ) 深入认识赛灵思 System Generator 中的时间参数 鉴于模型的设计 (MBD)因其在缩小实时系统抽象的数学建模和物理实现之间差距方面的光明前景而备受关注。通过使用相同的源代码进行算法剖析、架构探 讨、行为模拟和硬 / 软件设计， MBD有望缩短系统设计周期。 无需通晓硬件描绘语言 (HDL)，为 DSP提供的 Xilinx System Generator 即可让控制工程师在熟悉的 Simulink 环境中设计系统，然后在 FPGA中实施。为此，必须将受控系统 ( 往常称之为设施 ) 的数学模型参数值 ( 如连续 / 离散时间传达函数或状态空间描绘 ) 与 FPGA系统时钟频次和数字控制器的采样率关系起来。 FPGA中的数字控制器 之前，在实施 FPGA时，控制器设计人员在首次考证控制策略和参数并进行控制器和设施模型的高级模拟 ( 如使用 Simulink) 后，可能还会使用一种初级的HDL。 HDL控制器设计与 Simulink 模拟之间的对应性将由 HDL测试平台加以考证。为在闭环系统中考证控制器设计，该测试平台必须包括设施模型。关于缺乏 HDL和 FPGA技术专业背景的设计人员及大部分控制工程师而言，要实现上述这一切却并非易事。在这种情况下，如 Xilinx System Generator 之类的高级建模和设计环境正是理想之选。 System Generator 中的 PID 控制器 鉴于许多控制器仍鉴于传统的比率 - 积分 - 微分 (PID) 构造，借用一个 PID 控制器来演示本文的观点。同时，本文概括的方法也可较好地办理超前滞后补偿器、 状态空间观察器或者自适应控制器等其他常用的控制组件。图 1 所示为采用源自赛灵思模块集的模块而设计的 PID 控制器。 图 1 鉴于 System Generator 模块且支持抗饱和功能的 PID 控制器 这里没有使用赛灵思的累加器模块，而是采用基本的加法器和存放器建立块来实现集成。这样做能够插入如图 1 所示的抗饱和逻辑，以便在控制器输出的积分部分达到执行器规定的饱和限值时，冻结累加器存放器中的内容。抗饱和逻辑可使 PID 控制器成为非线性系统，并对系统的总体动向产生积极的影响。 图 2 所示的模块参数菜单可用来配置各样信号的控制参数和字宽。 图 2 PID 控制器的定制参数菜单 此外，设计人员还能在此启用或停用抗饱和函数。利用该菜单，无需改正初级HDL代码即可方便地进行实验。 图 3 所示为整体系统模型，其不仅包含控制器，还有鉴于标准 Simulink 模块的设施和模拟测试平台。借助该模型，设计人员可采用连续或离散时间传达函数 进行设施建模，而在 HDL测试平台中则只能使用离散时间函数。值得一提的是，采用 System Generator 方法，就能够通过同一个高级模型达成从系统建模、模拟、考证直至实施的任何工作。 控制参数 第一个控制参数是模拟时间单位 TSim。该参数无须在设计中明确地输入。该参数代表的是对 Simulink 模拟中基础时间单位的隐含假定。因此，其仅对模拟有所影响。在 Simulink 以及 System Generator 环境中，模拟时间单位往常被假定为 1s。比如， System Generator Wavescope 模块的显示就使用这个老例。可是正如在下面所见到的， TSim也能够知足需要的其它任何时间单位。 随后还需要在 System Generator 中以纳秒为单位设置 FPGA时钟周期 TCLK参数。该参数代表的是主系统时钟输入到 FPGA的周期，而所有其它时钟和时钟启动均由此导出。因此，其设置只会影响硬件实施。比如，关于广受青睐的赛灵 思 Spartan-3E 入门套件， FPGA时钟周期为 20ns(50MHz)。 而 Simulink 系统周期 Psys 则代表着 Simulink 模拟和硬件实施之间的全局连结。设计人员必须设定这个参数，因为它在 System Generator 中影响 Simulink 模拟和硬件实施。在模拟过程中，该值决定