电子教案数字电子技术第五章时序逻辑电路xxxx分析.ppt

第五章 时序逻辑电路 (sequential logic circuit);5.1 时序逻辑电路的基本概念 一、 时序逻辑电路的结构及特点 时序逻辑电路——任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。 时序电路的特点： （1）含有具有记忆元件（最常用的是触发器） （2）具有反馈通道。;组合电路;5.2 时序逻辑电路的一般分析方法;解：该电路为同步时序逻辑电路，时钟方程可以不写。 （1）写出输出方程： ;（3）写出JK触发器的特性方程，然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：;由此作出状态表及状态图。;（5）画时序波形图。;（6）逻辑功能分析：;三、异步时序逻辑电路的分析举例;（3）作状态转换表。;（5）逻辑功能分析 由状态图可知：该电路一共有4个状态00、01、10、11，在时钟脉冲作用下，按照减1规律循环变化，所以是一个4进制减法计数器，Z是借位信号。;计数器——用以统计输入脉冲CP个数的电路。;工作原理： 4个JK触发器都接成T’触发器。;由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也可作为分频器。;工作原理：D触发器也都接成T’触发器。 由于是上升沿触发，则应将低位触发器的Q端与相邻高位触发器的时钟脉冲输入端相连，即从Q端取借位信号。 它也同样具有分频作用。 ;二进制异步减法计数器的时序波形图和状态图。;由于该计数器的翻转规律性较强，只需用“观察法”就可设计出电路： ;分析状态图可见： FF0：每来一个CP，向相反的状态翻转一次。所以选J0=K0=1。 ;将加法计数器和减法计数器合并起来，并引入一加/减控制信号X便构成4位二进制同步可逆计数器，各触发器的驱动方程为： ;作出二进制同步可逆计数器的逻辑图：; （1）4位二进制同步加法计数器74161 ;74161具有以下功能：;（2）4位二进制同步可逆计数器74191;当N=2n时，就是前面讨论的n位二进制计数器；;1． 8421BCD码同步十进制加法计数器;（2）转换成次然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程： ;设初态为Q3Q2Q1Q0=0000，代入次态方程进行计算， ;（4）作状态图及时序图。; 由于电路中有4个触发器，它们的状态组合共有16种。而在8421BCD码计数器中只用了10种，称为有效状态。其余6种状态称为无效状态。;CP2=Q1 （当FF1的Q1由1→0时，Q2才可能改变状态。）;②各触发器的驱动方程：;（2）将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程： ;设初态为Q3Q2Q1Q0=0000，代入次态方程进行计算，得状态转换表。;3．集成十进制计数器举例;二进制计数器的时钟输入端为CP1，输出端为Q0； 五进制计数器的时钟输入端为CP2，输出端为Q1、Q2、Q3。; ① 异步清零。;（1）同步级联。 例：用两片4位二进制加法计数器74161采用同步级联方式构成的8位二进制同步加法计数器，模为16×16=256。;（2）异步级联 例：用两片74191采用异步级联方式构成8位二进制异步可逆计数器。;例：如用两片74290采用异步级联方式组成的二位8421BCD码十进制加法计数器。 模为10×10=100;例：用集成计数器74160和与非门组成的6进制计数器。;（2）同步清零法;（3）异步预置数法;（4）同步预置数法;先将两芯片采用同步级联方式连接成100进制计数器， 然后再用异步清零法组成了48进制计数器。;解： 因为32768=215，经15级二分频，就可获得频率为1Hz的脉冲信号。因此将四片74161级联，从高位片（4）的Q2输出即可。;例：用74161及门电路构成序列信号发生器。;;5．组成脉冲分配器;集成数码寄存器74LSl75 ：;D0～D3是并行数据输入端，CP为时钟脉冲端。;1．单向移位寄存器;设移位寄存器的初始状态为0000，串行输入数码DI=1101，从高位到低位依次输入。其状态表如下：;在4个移位脉冲作用下，输入的4位串行数码1101全部存入了寄存器中。这种输入方式称为串行输入方式。;左移寄存器的结构特点：右边触发器的输出端接左邻触发器的输入端。;其中，DSR为右移串行输入端，DSL为左移串行输入端。;74194为四位双向移位寄存器。;74194的功能表：; 环形计数器的特点： 电路简单，N位移位寄存器可以计N个数，实现模N计数器。状态为1的输出端的序号等于计数脉冲的个数，通常不需要译码电路。;一般来说，N位移位寄存器可以组成模2N的扭环形计数