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— PAGE \* Arabic 1 — 经典数字电路和模拟电路面精彩试题 数字电路  1、同步电路和异步电路的区别是什么？（仕兰微电子）  2、什么是同步逻辑和异步逻辑？（汉王笔试）  同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。  電路設計可分類為同步電路和非同步電路設計。同步電路利用時鐘脈衝使其子系統同步運作，而非同步電路不使用時鐘脈衝做同步，其子系統是使用特殊的“開始”和“完成”信號使之同步。由於非同步電路具有下列優點--無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可複用性--因此近年來對非同步電路研究增加快速，論文發表數以倍增，而Intel Pentium 4  處理器設計，也開始採用非同步電路設計。  异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。  3、什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）  线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现（漏极或者集电极开路），由于不用oc门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻）  4、什么是Setup 和Holdup时间？（汉王笔试）  5、setup和holdup时间,区别.（南山之桥）  6、解释setup time和hold time的定义和在时钟信号延迟时的变化。（未知）  7、解释setup和hold time violation，画图说明，并说明解决办法。（威盛VIA 2003.11.06 上海笔试试题）  Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发器。  建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现  metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。  8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微电子）  9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）  在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。  10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（汉王笔试）  常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之  间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需  要在输出端口加一上拉电阻接到5V或者12V。  cmos的高低电平分别  为:Vih=0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,VolT+T2max,T3holdT1min+T2min  17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck-q,还有 clock  的delay,写出决  定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06 上海笔试试题）  T+TclkdealyTsetup+Tco+Tdelay;  TholdTclkdelay+Tco+Tdelay;  18、说说静态、动态时序模拟的