EDA实验数据报告.pdf

验一 :译码器及计数器设计实验 1 、实验目的 1 ）复习二进制译码器的功能。 2 ）学习 VHDL语言源程序输入方法。 3) 学习 VHDL语言源程序检查和修改。 4 ）掌握用 VHDL语言设计一个 3 线-8 线译码器和六十进制计数器的方 法。 5 ）掌握 VHDL语言编辑器的基本操作。 2 、实验内容 1 ）本实验给出了有错误的 3 线—8 线译码器的 VHDL 程序，请采用 VHDL 编辑器，修改调试程序。 2 ）采用 VHDL设计方法，设计一个 60 进制计数器，采用 BCD码输出 。 3、 实验步骤 （一）、3— 8 译码器 1、分析 3— 8 译码器原理，设计相应端口以及信号输入输出变量等。 2、其中 A 、B、C 为三位二进制代码输人端。 Y0-Y7 是八个输出端， G1、 G2A、G2B 为三个输入控制端。只有当 G1＝1，G2A＝0,G2B＝0 时，译 译码器才处于工作状态。否则、译码器将处在禁止状态，所有输出端 全为高电平。 3、 （二）、设计一个 60 进制计数器，采用 BCD码输出。 1 ）BCD码：用 4 位二进制数编码表示 1位十进制数 2 ）一个十进制计数器即为一个 4 位二进制计数器，若将两个 4 位二 进制计数器连接起来就可构成 100 进制以内的计数器。 实验程序 1 、3-8 译码器 library IEEE ; use IEEE . STD_LOGIC_1164 .ALL; use IEEE . STD_LOGIC_ARITH .ALL; use IEEE . STD_LOGIC_UNSIGNED .ALL; -- Uncomment the following lines to use the declarations that are -- provided for instantiating Xilinx primitive components. --library UNISIM; entity T138 is 输 入 输 出 G G C B A Y Y Y Y Y Y Y Y port(A,B,C,G1,G2A,G2B:in std_logic ; 0 X X X X X 1 1 1 1 1 1 1 1 Y:out std_logic_vector (7 downto 0)); X 1 X X X X 1 1 1 1 1 1 1 1 end T138; X X 1 X X X 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 0 architecture Behavioral of T138 is 1 0 0 0 0 1 1 1 1 1 1 1 0 1 1 0 0 0 1 0 1 1 1 1 1 0 1 1 signal D_IN: std_log