数字电路设计第七章.pptx

Sequential Logic Design Practices( 时序逻辑设计实践 )Serial Input(串行输入) SERINSerial Output (串行输出) SEROUTShift Register（移位寄存器）—— 即n位寄存器，每次时钟触发移动一位。Serial-In,Serial-Out (串入串出移位寄存器) Can be used to delay aSignal by n clock ticks(可以使一个信号延迟n个时钟周期之后再输出)Serial Input(串行输入) SERIN1Q2QParallel-Out (并行输出)NQSerial-In, Parallel-Out Shift Register (串入并出移位寄存器) Can be used to perform Serial-to-Parallel Conversion(可以用来完成串－并转换) LOAD/SHIFTSEROUTParallel-In, Serial-Out (并入串出移位寄存器)SERINCan be used to perform Parallel-to-SerialConversion(可以用来完成并－串转换) 多路复用结构 LOAD/SHIFT1Q2Q NQ Parallel-In, Parallel-Out (并入并出移位寄存器) SERIN可实现 串－串串－并并－串并－并等转换多路复用结构 74x194 CLKCLRS1S0LIND QDC QCB QBA QARINS1 S0功能 0 0保持 0 1 右移 1 0 左移 1 1 载入 LSB MSB MSI Shift Register (MSI移位寄存器)—— 4-Bit Universal Shift Register (74x194) Left Shift Input:From QD to QA (左移输入)Right Shift Input:From QA to QD(右移输入)CLR_L: 异步清零， RIN: 右移输入， LIN: 左移输入， D~A: 4bit加载数 LIN74x194 CLKCLRS1S0LIND QDC QCB QBA QARINParallelInputParallelOutput CLKCLRS1S0LIND QDC QCB QBA QARIN并行输入 (8位) 并行输出 (8位) RINCLKCLRS1S074x194移位寄存器的扩展Feedback Logic (反 馈 逻 辑) D Q Clk QD Q Clk QD Q Clk QD Q Clk QFF0FF1FF2FF3Q1Q3Q0Q2CLKShift-Register Counters (移位寄存器计数器) General Structure (一般结构) D0 = F ( Q0 , Q1 , … , Qn-1 ) 010000100001D Q Clk QD Q Clk QD Q Clk QD Q Clk QFF0FF1FF2FF3Q1Q3Q0Q201001000CL他状态有效状态 Ring Counters (环型计数器) D0 = Qn-1—— 非自启动的 1000无效状态 Q0 Q1 Q2 Q3 单个1的循环 n 位环型计数器最多有 n 个有效状态 D Q Clk QD Q Clk QD Q Clk QD Q Clk QFF0FF1FF2FF3Q1Q3Q0Q201001000CLK10001000100010000100100010001D0 D1 D2 效状态 无效状态 如何实现 自启动、 自校正？ D0 = (Qn-2 + … + Q1 + Q0)’ 单个1的循环自校正： D Q Clk QD Q Clk QD Q Clk QD Q Clk QFF0FF1FF2FF3Q1Q3Q0Q2CLK1000010000100001Ring Counters (环型计数器) (Qn-2 · … · Q1 · Q0)’ ? D0 = (Qn-2 + … + Q1 + Q0)