计算机组成与结构课件第12章存储层次.pptx

第12章 存储层次 ;12.1 存储系统的层次结构 12.2 Cache基本知识 12.3 降低Cache不命中率 12.4 减少Cache不命中开销 12.5 减少命中时间 ;计算机系统结构设计中关键的问题之一 ： 如何以合理的价格，设计容量和速度都满足计 算机系统要求的存储器系统？ 人们对这三个指标的要求 容量大、速度快、价格低 三个要求是相互矛盾的 速度越快，每位价格就越高； 容量越大，每位价格就越低； 容量越大，速度越慢。;存储系统的层次结构;;存储系统的层次结构;存储系统的层次结构;存储系统的层??结构;存储系统的层次结构;存储系统的层次结构;存储系统的层次结构;存储系统的层次结构;存储系统的层次结构;存储系统的层次结构;存储系统的层次结构;存储系统的层次结构;存储系统的层次结构;;;12.2.2　映象规则 ;Cache基本知识;Cache基本知识;Cache基本知识;;Cache基本知识;Cache基本知识;Cache基本知识;Cache基本知识;Cache基本知识;Cache基本知识;Cache基本知识;11.2 Cache基本知识;Cache基本知识;Cache基本知识;Cache基本知识;Cache基本知识;Cache基本知识;;Cache基本知识;Cache基本知识;Cache基本知识;Cache基本知识;Cache基本知识;Cache基本知识;Cache基本知识;;Cache基本知识;Cache基本知识　　　;　　 例 考虑两种不同组织结构的Cache：直接映象Cache和两路组相联Cache，试问它们对CPU的性能有何影响？先求平均访存时间，然后再计算CPU性能。分析时请用以下假设： (1)理想Cache（命中率为100%）情况下的CPI为2.0，时钟周期为2ns，平均每条指令访存1.3次。 (2)两种Cache容量均为64KB，块大小都是32字节。 (3)在组相联Cache中，由于多路选择器的存在而使CPU的时钟周期增加到原来的1.10倍。这是因为对Cache的访问总是处于关键路径上，对CPU的时钟周期有直接的影响。 ;Cache基本知识;Cache基本知识;Cache基本知识;;;降低Cache不命中率;降低Cache不命中率;降低Cache不命中率;降低Cache不命中率;降低Cache不命中率;降低Cache不命中率;降低Cache不命中率;降低Cache不命中率;降低Cache不命中率;降低Cache不命中率;应把Cache做得更快？还是更大？ 答案：二者兼顾，再增加一级Cache 第一级Cache(L1)小而快 第二级Cache(L2)容量大 性能分析 平均访存时间 ＝ 命中时间L1＋不命中率L1×不命中开销L1 不命中开销L1 ＝ 命中时间L2＋不命中率L2×不命中开销L2;减少Cache不命中开销;减少Cache不命中开销;减少Cache不命中开销;减少Cache不命中开销;Cache中的写缓冲器导致对存储器访问的复杂化 在读不命中时，所读单元的最新值有可能还在写缓冲器中，尚未写入主存。 ;减少Cache不命中开销;减少Cache不命中开销;减少Cache不命中开销;减少Cache不命中开销;减少Cache不命中开销; 命中时间直接影响到处理器的时钟频率。在当今的许 多计算机中，往往是Cache的访问时间限制了处理器的时 钟频率。;减少命中时间;减少命中时间;减少命中时间;减少命中时间;减少命中时间;减少命中时间;减少命中时间;减少命中时间