FPGA集成电路笔试题解答-面试题解答---副本.pdfVIP

FPGA/集成电路(jíchéng-

diànlù)

笔试(bǐshì)面试题解答

(jiědá)

本次更新(gēngxīn)日期2022年10月12日

27个笔试(bǐshì)面试题

连载更新。。。

别人连载小说，我们连载FPGA/集成电路笔试面试题解答视频！

一点一滴的积累，坚持获得成绩！

明德扬潘老师历经多年精心整理历年各大公司（如海华、大彊、中兴、展讯

等名企）笔试面试题，每道题都有已录制好的详细的解答视频+举一反三的解题

技巧。

届时我们将不断地更新和补充最新的笔试面试题（解答视频），欢迎大家关

注进行免费领取。1

Writeasequenceof3-bitgreycode.Canyouderiveageneralequationtoconvertbinarytogrey

code?[AMD2022]

【解答(jiědá)视频序号】

怎样(zěnyàng)将一个single-bit信号(xìnhào)从快时钟域送到慢时钟域，或者慢送到快？

Multi-bit信号(xìnhào)呢？[AMD2022]

【解答(jiědá)视频序号】

设计一个计算连续LeadingZeros个数的电路。输入8-bit，输出4-bit。[AMD2022]

0100

0010

0000

可以parameterize你的设计吗？其hardware是什么样子的？

【解答视频序号】

出下面两个状态机的逻辑综合图，并说明两种写法的优缺点！[凹凸2022]

always@(posedgeclkornegedgerst)

if(!rst)begin

state=0;

out=4b0000;

end

2

else

case(state)

0:begin

state=1;

out=4b0000;

end

1:begin

state=0;

out=4b0001;

end

endcase

always@(posedgeclkornegedgerst)

if(!rst)

state=0;

else

case(state)

0:state=1;

1:state=0;

endcase

always@(state)

if(!state)

out=4b0000;

else

out=4b0001;

3

前者state和out[0]分别综合成两个触发器,其中state触发器的输入为它本

身的反向。out[0]的触发器为state的当前输入。后者惟独state一个(yīɡè)触发

器，输出直接赋值给out[0]，光靠这两段看不出它到底要考啥，估计可能是想

考状态机1段，2段，3段式的优缺点。

第一个out要综合成四位的寄存器，占用(zhànyònɡ)资源；

第二个则比较节约(jiéyuē)了呵呵

2段和1段相比，没有(méiyǒu)节省资源吧，还多用了寄存器了。

无非