eda实验多功能数字钟课程设计报告.pdf

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课程设计报告

设计题目：EDA实现多功能数字钟

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……课程设计任务书

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装…题目EDA实验多功能数字钟

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……任务与要求

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订…

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……一、实验任务：

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……用FPGA器件和EDA技术实现多功能数字钟的设计

…

条件：1、MA*+Plus软件

线…

……2、FPGA实验开发装置

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根本功能：1、以数字形式显示时、分、秒的时间；

……

……2、小时计数器为24进制；

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3、分、秒计数器为60进制。

……

……二、小时计数器为24进制

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……原理图如下：

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对该图进展编译及波形仿真如下：

分析及结论：小时计数器是24进制用当下面的74161到9时等下

个脉冲来是向上面一个74161进位使的上面的74161记数。但是等到上

面的计到2时下面的将不能超过4所以等上面的计到2，下面的计到4时

就将两个74161共同预置。从而实现00—24分的记数功能。仿真波形显

示里23小时到00分的循环的过程仿真到位。

对上述仿真波形图进展打包工作，将24进制图建立成模块：

三、分计数器为60进制

原理图如下：

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对该图进展编译及波形仿真如下：

分析及结论：分计数器是60进制的。当下面的74161到9时等下

个脉冲来是向上面一个74161进位使的上面的74161计数，到5时将两

个74161共同预置。从而实现00—59秒的记数功能。Cp60S为向分的进

位信号上跳沿有效。仿真波形显示里59秒到00秒的循环的过程，仿真

到位。

对上述仿真波形图进展打包工作，将60进制图建立成模块：

四、秒计数器为60进制

原理图如下：

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对该图进展编译及波形仿真如下

分析及结论：秒计数器是60进制的。当下面的74161到9时等下

个脉冲来是向上面一个74161进位使的上面的74161计数，到5时将两

个74161共同预置。从而实现00—59秒的记数功能。Cp60S为向分的进

位信号上跳沿有效。仿真波形显示里59秒到00秒的循环的过程，仿真

到位。

对上述仿真波形图进展打包工作，将60进制图建立成模块：

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五、多功能数字钟的主体