可编程逻辑器件及应用实验 加法器的设计与仿真.docxVIP

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实验二：加法器的设计与仿真

2.11位半加器的设计与仿真

2.1.1设计任务

完成第十二章12.3节半加器设计内容，完成设计输入、编译、时间约束设置，功能仿真，管脚分配。

2.1.2设计思路与原理

一位半加器有两输入两输出，输入为两个数据位相加，没有进位输入，输出为一个数据位一个进位，实现一位二进制加法。其中a，b为输入，cout为进位输出，sum为和输出。

一位半加器真值表

a

b

sum

cout

0

0

0

0

0

1

1

0

1

0

1

0

1

1

0

1

2.1.3Verilog源代码与注释

moduleh_add(cout,sum,a,b);

outputcout,sum;

inputa,b;

wirecout,sum;

assign{cout,sum}=a+b; //用assign进行线网赋值

endmodule //{}为连接符号

`timescale100ps/10ps

moduleh_add_vlg_tst();

rega,b;

wirecout,sum;

h_addi1(cout,sum,a,b);

parameterperiod1=50,period2=100; //period1为a的周期

parameterpulse=40; //period2为b的周期pluse重复四十次

initial

begin

a=1b0;

repeat(pulse)

#(period1/2)a=~a;

end

initial

begin

b=1b0;

repeat(pulse)

#(period2/2)b=~b;

end

endmodule

2.1.4仿真结果与分析

a，b为输入位，testbench设置a翻转周期50，b反转周期为100，在无时序延迟影响下，可从图中直观看出符合半加器设计要求。

图2-11位半加器的功能仿真截图

图2-21位半加器的时序仿真截图

时序仿真使用布局布线后器件给出的模块和连线的延时信息，在最坏的情况下对电路的行为作出实际地估价，时序仿真信号加载了时延，波形产生毛刺现象。

2.28位全加器的设计与仿真

2.2.1设计任务

利用1位半加器设计8位全加器，使用QuartusII软件进行仿真验证，测试功能。

2.2.2设计思路与原理

一位半加器与一位全加器的区别在于全加器有从低位进上来的进位位，可以使用两个半加器与一个二输入或门构成一位全加器，有三个输入信号分别问cin，a，b和两个输出信号cout和sum。

一位半加器真值表

cin

a

b

cout

sum

0

0

0

0

0

0

0

1

0

1

0

1

0

0

1

0

1

1

1

0

1

0

0

0

1

1

0

1

1

0

1

1

0

1

0

1

1

1

1

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由八个一位全加器级联即可获得一个八位全加器

2.2.3Verilog源代码与注释

moduleadd_1(

a,

b,

cin,

cout,

sum

); //一位全加器有三个输入信号，两个输出信号

inputwire a;

inputwire b;

inputwire cin;

outputwire cout;

outputwire sum;

wire SYNTHESIZED_WIRE_0; //定义三个综合过的线网信号

wire SYNTHESIZED_WIRE_1; //用于全加器之间的连接

wire SYNTHESIZED_WIRE_2;

h_add b2v_inst1(

.a(a),

.b(b),

.cout(SYNTHESIZED_WIRE_2),

.sum(SYNTHESIZED_WIRE_0));

h_add b2v_inst2(

.a(SYNTHESIZED_WIRE_0),

.b(cin),

.cout(SYNTHESIZED_WIRE_1),

.sum(sum));

assign cout=SYNTHESIZED_WIRE_1|SYNTHESIZED_WIRE_2;

//一位全加器是否有进位是看低位是否有进位以及本位是否产生新的进位信号

endmodule

moduleadd_8( //八位全加器也是三个输入信号，两个输出信号

cin,

A,

B,

COUNT,

SUM

);

inputwire cin;

inputwire [7:0]A;

inputwire [7:0]B;

outputwire COUNT;

ou