ISE使用-Verilog.ppt

5 引脚分配 1、右键项目文件名选择new source 文件类型选择Implementation Constraint File 文件名与项目名称相同 编辑管脚约束文件 参考给出的工程mux2to1及MainBasys.ucf文件，此文件的作用是将端口上的信号与芯片的引脚相连。 1、按照下图中的格式输入，将信号名称与芯片管脚对应。 2、保存并重新编译、综合 打开View Locked Pin Constraints， 观察引脚是否成功分配 6下载与编程 Generate Programming File 生成可下载文件 Mux2to1.bit 确保开发板与电脑相连接，双击Configure Target Device，出现Warning点击OK 1. 出现ISE iMPACT界面后，双击Boundary Scan 2.点击小图标 1. 选择生成的二进制文件mux2to1.bit，点击open 点击No 点击Cancel 点击OK 双击Program，将二进制文件下载至FPGA中，即可通过开发板验证设计的正确性。 * * ISE基本使用方法 & Basys 开发板简介 目录 Contents 1 ISE简述 2 实例输入与仿真 3 4 Basys开发板资源介绍 5 引脚约束 6 下载与编程 ISE设计流程 1 ISE简述 什么是ISE ISE Foundation软件是Xilinx公司推出的FPGA/CPLD集成开发环境，不仅包括逻辑设计所需的一切，还具有简便易用的内置式工具和向导，使得I/O分配、功耗分析、时序驱动设计收敛、HDL仿真等关键步骤变得容易而直观。 特点： ①灵活； ②易使用。 ISE主要功能 设计输入、综合、仿真、实现和下载，涵盖了可编程逻辑器件开发的全过程，从功能上讲，完成CPLD/FPGA的设计流程无需借助任何第三方EDA软件。 1 ISE简述 什么是ISE ISE Foundation软件是Xilinx公司推出的FPGA/CPLD集成开发环境，不仅包括逻辑设计所需的一切，还具有简便易用的内置式工具和向导，使得I/O分配、功耗分析、时序驱动设计收敛、HDL仿真等关键步骤变得容易而直观。 特点： ①灵活； ②易使用。 ISE主要功能 设计输入、综合、仿真、实现和下载，涵盖了可编程逻辑器件开发的全过程，从功能上讲，完成CPLD/FPGA的设计流程无需借助任何第三方EDA软件。 2 ISE设计流程 五个步骤：即输入（Design Entry）、综合（Synthesis）、实现(Implementation)、验证（Verification）、下载（Download）。 综合 （ISE自带XST软件、SynplifyPro ） 设计输入 （原理图、 VHDL、 Verilog HDL） 实现（包括 Translate、map、place&route三个步骤） 验证（包括前仿真、 后仿真） 下载 （将程序下载至开发板） 3 实例操作讲解 实例 创建工程 ①打开ISE 点击New Project ②新建工程 1、输入工程名称 2、工程所在目录 说明： 顶层模块类型有四种： HDL（硬件描述语言） Schematic（原理图） EDIF（SynplifyPro默认生成的网表文件） NGC/NGO（Xilinx IP Core和XST生成的网表文件） 3、由于我们输入Verilog HDL语言，所以在此选择HDL 4、点击Next 产品范围（Product Category） 芯片系列（Family） 具体芯片型号（Device） 封装类型（Package） 速度信息（Speed） 综合工具（Synthesis Tool） 仿真工具（Simulator） 语言选择（Preferred Language） 选完后，点击Next ③工程建立完成 点击Finish，工程建立完成 工程摘要 ..... ④建立工程后，生成的页面 工程框架 工程名 器件名 创建新的设计文件 1、选择器件名称，点右键 2、选中New Source... 1、输入mux2to1作为模块名 2、选择Verilog Module 3、点击Next 点击Next 点击Finish 生成的mux2to1.v文件 可以在此添加代码 module mux2to1(a,b,sel,out ); input a,b,sel; output out; tri out; bufif1 (out,b,sel); bufif0 (out,a,sel); endmodule 我们编写数据选择器程序，把该程序贴到ISE相应位置。 综合设计文件 ISE综合工具可以完成的任务： 查看RTL级原理图（View RTL Sc