《EDA技术及应用》第2章大规模可编程逻辑器件.ppt

APEX20、FLEX10K器件可以由EPC2、EPC1和EPC1441配置。FLEX 6000器件可以由EPC1或EPC1441配置。EPC2、EPC1和EPC1441器件将配置数据存放于EPROM中，并按照内部晶振产生的时钟频率将数据输出。0E、nCS和DCLK引脚提供了地址计数器和三态缓存的控制信号。配置器件将配置数据按串行的比特流由DATA引脚输出。一个EPC1441器件可以配置EPF10K10或EPF10K20器件。 当配置数据大于单个EPC2或EPC1器件的容量时，可以级连使用多个此类器件（EPC1441不支持级连）。在这种情况下，由nCASC和nCS引脚提供各个器件间的握手信号。 当使用级连的EPC2和EPC1器件来配置APEX和FLEX器件时，级连链中配置器件的位置决定了它的操作。当配置器件链中的第一个器件或主器件加电或复位时nCS置低电平，主器件控制配置过程。在配置期间，主器件为所有的APEX和FLEX器件以及后序的配置器件提供时钟脉冲。在多器件配置过程中，主配置器件也提供了第一个数据流。在主配置器件配置完毕后，它将nCASC置低电平，同时将第一个从配置器件的nCS引脚置低电平。这样就选中了该器件，并开始向其发送配置数据。多个配置器件同样可以为多个器件进行配置。 在Virtex-Ⅱ系列产品中，每个CLB模块既可以配置为分布式RAM，也可以配置为分布式ROM，Virtex-Ⅱ的CLB模块可以配置为不同容量的分布式RAM和ROM。Virtex-Ⅱ系列产品中的每个CLB模块包括多种类型的复用器（4个MUXF5、2个MUXF6、1个MUXF7和1个MUXF8）。通过使用这些复用器，每个CLB不仅可以实现5输入LUT。6输入LUT、7输入LUT、8输入LUT和9输入LUT，还可以实现128bit移位寄存器，从而提高了Virtex-Ⅱ系列产品的内部资源利用率。如图2.93所示，MUXF5复用两个LC；MUXF6复用两个MUXF5，相当于4个LC复用；MUXF7复用两个MUXF6，相当于8个LC复用；MUXF8复用两个MUXF7，相当于2个CLB复用。 2）IOB 在Virtex-Ⅱ系列器件中，IOB模块用于提供FPGA内部逻辑与外部封装管脚之间的接口。如图2.94所示，Virtex-Ⅱ的IOB模块含有6个存储单元，它们不仅可以单独配置为边沿D触发器或锁存器，还可以对实现DDR（DoubleData-Rate）输入和DDR输出。Virtex-Ⅱ DDR输出的参考设计如图2.95所示。 3）BlockRAM 在Virtex-Ⅱ系列产品中，BlockRAM资源丰富，其单位容量为16kb。Virtex-Ⅱ中的BlockRAM是一个真正的双端口RAM，其数据宽度和深度可以自由设定，并支持3种并发读写（Read-During-Write）模式。 在Virtex-Ⅱ系列产品中，外部输入信号既可以经过IOB模块的存储单元进入FPGA内部，也可以直接输入FPGA内部。当外部输入信号经过IOB模块的存储单元进入FPGA内部时，其保持时间（Hold Time）的要求可以降低。通常，外部输入信号经过IOB模块的存储单元进入FPGA内部，其保持时间默认为0。 在Virtex-Ⅱ系列产品中，根据当前使用的I/O接口标准不同，需要设置不同的接口电压VCCO和参考电压VREF。 在Virtex-Ⅱ系列产品中，I/O管脚分布在8个Bank中，每个Bank的VCCO电压必须保持一致，不同Bank的VCCO电压允许不同。 4）乘法器 在Virtex-Ⅱ系列产品中，乘法器模块支持18*18bit的有符号乘法。乘法器模块不仅可以通过变换矩阵（Switch Matrix）18kb的BlockRAM配合使用，也可以单独使用。在Virtex-Ⅱ系列产品中，乘法器模块的物理分布与BlockRAM的物理分布基本一致。 5）DCM 在Virtex-Ⅱ系列产品中DCM用于FPGA内部复杂时钟的控制和管理，其主要功能包括时钟同步、频率综合和相位调整。 6）DCI 随着FPGA设计速度的不断提高，信号完整性问题显得越来越突出。为保证高速信号的完整型，通常需要在PCB板（印刷电路板）上进行阻抗匹配，以减少信号的反射和振荡。尽管大量的匹配电阻保证了信号的完整性，但也增加了PCB板的布线复杂度和成本。通过使用DCI可以在Virtex-Ⅱ内部实现阻抗匹配，从而减少匹配电阻数量，提供板级系统的稳定性。 2．VirtexⅡPro系列器件