05 串口工程信号列表详解.pdfVIP

一、 练习内容及要求 本练习实现串口环回功能。 数据 串行接 FIFO PC串口 口模块 PC串口程序 处理 程序 模块 FPGA 其具体功能如下：  FPGA 内部有一个可保存128 字节的FIFO ；  FPGA 从上位机接收到数据后，将数据保存到FIFO 中；  当FIFO 保存的数据超过60 个数据时，启动发送数据操作：读取FIFO 的数据，将数据返回给上位机。  在启动发送数据操作过程中，如果FIFO 变空，结束发送操作，等待下一次的启动。  注意：上位机接收到的数据与发送的数据相同，不能多也不能少。 该串行接口的参数如下： 波特率：9600 ；无校验位。数据位：8 位；停止位：1 位；按十六进制发送接收。 二、 接收模块信号列表 信号名 I/O 位宽 说明 clk I 1 时钟，50M rst_n I 1 复位信号 rx_uart I 1 串行接口的输入信号 dout O 8 接收到的数据 dout_vld O 1 接收到的数据有效指示信号 rx_uart 与PC 连接的串口线，其时序如下图： 注意，波特率为9600 。 doutt 和dout_vld 是从串口接收到的数据和提示信号。上面的时序每出现一次，本模块就开始接 收，接收到的数据保存到dout 当中。当完全接收到一个字节后，dout_vld 产生一个高电平来指示。其 时序如下图。 要注意：dout_vld 高电平仅是一个时钟周期（20ns ）。下游模块检测这个信号，每看到其为1，就 表示收到了一个字节数据。 三、 处理模块信号列表 信号名 I/O 位宽 说明 clk I 1 时钟，50M rst_n I 1 复位信号 din I 8 从串口接收模块收到的数据 din_vld I 1 从串口接收模块收到的数据有效指示信号 dout O 8 发送给串口发送模块的数据 dout_vld O 1 发送给串口发送模块的数据有效指示信号 rdy I 1 串口发送模块准备好信号 din 和din_vld 就是从串口模块接收到的字节数据，本模块要将其保存到FIFO 当中。 当内部FIFO 的个数保存超过60 个时，开始将其输出到串口发送模块。但需要注意，只有rdy==1 ， 即发送模块准备好时，才能发送。其正确的时序如下： 在时钟沿前，看到rdy 等于1 时，上升沿后dout_vld 可为1，表示发送。本模块只要遵守此规则 就可以了。如果不遵守此规则，肯定是本模块问题，如果遵守了此规则，但仍然有错，都不是本模块 问题。 另外，本模块用到了FIFO ，FIFO 也可能会出错的，但都是使用FIFO 的错误。做本题前，请先 看FIFO 原理视频；如果FIFO 输出不正确，请确认FIFO 模式是否正确，读写时序是否正确。 四、 发送模块信号列表 信号名 I/O 位宽 说明 clk I 1 时钟，5