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一、选择题
( A )1. 一个项目得输入输出端口就是定义在 :
A、 实体中 B、 结构体中
C、 任何位置 D、 进程体
A、C、实体配置B
A、
C、
实体
配置
B、
D、
结构体
进程
)3.关键字 ARCHITECTURE定义得就是 :
A、
结构体
B、
进程
C、
实体
D、 配置
( A
( D )4.VHDL 语言中变量定义得位置就是 :
A、 实体中中任何位置 B、 实体中特定位置
C、 结构体中任何位置 D、 结构体中特定位置
( D )5.VHDL 语言中信号定义得位置就是 :
A、 实体中任何位置 B、 实体中特定位置
C、 结构体中任何位置 D、 结构体中特定位置
( B )6.变量就是局部量可以写在 :
A、 实体中 B、 进程中
C、 线粒体 D、 种子体中
( A )7. 变量与信号得描述正确得就是 :
A、 变量赋值号就是 := B、 信号赋值号就是 :=
C、 变量赋值号就是 = D、 二者没有区别
( B )8、 变量与信号得描述正确得就是 :
A、 变量可以带出进程 B、 信号可以带出进程
C、 信号不能带出进程 D、 二者没有区别
( )9.对于信号与变量得说法 ,哪一个就是不正确得 : A、 信号用于作为进程中局部数据存储单元
B、 变量得赋值就是立即完成得
C、 信号在整个结构体内得任何地方都能适用
D、 变量与信号得赋值符号不一样
( A )10.下列关于变量得说法正确得就是 :
变量就是一个局部量 ,它只能在进程与子程序中使用
B、 变量得赋值不就是立即发生得 ,它需要有一个δ延时 C、 在进程得敏感信号表中 ,既可以使用信号 ,也可以使用变量D、 变量赋值得一般表达式为 :目标变量名 = 表达式
( C )11.可以不必声明而直接引用得数据类型就是 :
A、 STD_LOGIC B、 STD_LOGIC_VECTOR
C、 BIT D、 前面三个答案都就是错误得
( C )12.STD_LOGIG_1164 中定义高阻得字符就是 :
A、 X B、 x
C、 z D、 Z
( A )13.STD_LOGIG_1164 中字符 H 定义得就是 :
A、 弱信号 1 B、 弱信号 0
C、 没有这个定义 D、 初始值
( B )14.使用 STD_LOGIG_1164 中得数据类型时 :
A、 可以直接调用 B、 必须在库与包集合中声明
C、 必须在实体中声明 D、 必须在结构体中声明
( B )15.关于转化函数说法正确得就是 :
A、 任何数据类型都可以通过转化函数相互转化
B、 只有特定类型得数据类型可以转化
C、 任何数据类型都不能转化
D、 前面说法都就是错误得
( C )16.VHDL 运算符优先级说法正确得就是 :
A、 逻辑运算得优先级最高 B、 关系运算得优先级最高
C、 逻辑运算得优先级最低 D、 关系运算得优先级最低
( D )17.VHDL 运算符优先级说法正确得就是 :
A、 NOT 得优先级最高 B、 AND 与 NOT 属于同一个优先级
C、 NOT 得优先级最低 D、 前面得说法都就是错误得
( D )18.VHDL 运算符优先级说法正确得就是 :
A、 括号不能改变优先级 B、 不能使用括号
C、 括号得优先级最低 D、 括号可以改变优先级
( B )19.如果 a=1,b=0, 则逻辑表达式 (a AND b) OR( NOT b AND a) 得值就是 :
A、 0
B、
1
C、 2
( B )20.正确给变量
X 赋值得语句就是 :
D、
不确定
A、 X=A+B;
B、
X:=A+b;
C、 X=A+B; D、 前面得都不正确
( )21.VHDL 文本编辑中编译时出现如下得报错信息 ,其错误原因就是 :
Error: VHDL syntax error: choice value length must match selector expression value length
A、 表达式宽度不匹配
B、 错将设计文件存入了根目录 ,并将其设定成工程C、 设计文件得文件名与实体名不一致
D、 程序中缺少关键词
( D )22. 在 VHDL 语言中 ,下列对时钟边沿检测描述中 ,错误得就是 :
A、 if clk ’event and clk =
‘1’then
B、
if falling_edge(clk) then
C、 if clk ’event and clk =
‘0’then
D、
if clk ’stable and not clk =
‘1’then
( D
)23.在 VHDL 中,可以用以下哪条语句表示检测A、 clock ’event B、
c
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