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课程设计报告 ——多功能数字钟设计 摘要 本实验利用ALTERA公司的QUARTUSⅡ开发平台，对Cyclone系列的EP1C12Q240C8芯片进行开发，以实现数字钟。具体功能有：计时，校时校分，清零，闹铃，整点报时等。 Abstract In this study, the company's QUARTUS Ⅱ ALTERA development platform, on the Cyclone series EP1C12Q240C8 chip development to digital clock.?Specific features include: time, school hours when the school, clear, alarm, and so the whole point timekeeping. 关键字 FPGA QUARTUSII 设计 多功能数字钟 Keywords FPGA QUARTUSII design multi-function digital clock 目 录 一、设计要求说明 二、方案论证 三、各子模块设计原理 1、脉冲发生模块 (1) 48分频 (2) 1000分频 (3) 计时信号的产生 2、模块设计 (1)24小时模块 （2）报时电路模块 （3）较时较分清零模块说明 （4）闹钟模块 1.闹钟清零 2.闹钟较分较时 3、译码显示模块 （1）译码显示 （2）显示转换模块 4、整体电路构成 附各开关使用说明 四、编译及仿真下载 1、编译 2、下载 五、结论 六、设计感想 1、设计过程中遇到的问题及解决方法 2、设计的收获与感受 七、参考文献 设计报告 一、设计要求说明 设计基本要求： 1、能进行正常的时、分、秒计时功能； 2、分别由六个数码管显示时分秒的计时； 3、 K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）； 4、 K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零）； 5、 K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）； 6、 K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时）； 设计提高部分要求 1、使时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”, 59’55”,59’57” 时报时频率500Hz,59’59”时报时频率为1KHz, ）； 2、闹表设计功能； 二、方案论证 本次实验是通过脉冲发生电路产生1Hz的频率作为计时电路的脉冲，计时电路是由两个模60的电路分别作为秒和分，一个模24的电路作为时，计时电路通过译码显示电路在七段数码管上显示；校分校时电路则是通过一个或门分别与秒的进位信号和分的进位信号相或，用或门的输出端控制分和时的计数器使能端使其计数；清零电路则是通过控制秒、分、时的计数器的清零端，使其一并清零；报时电路是根据所要求的时间由计时电路产生反馈信号再跟要求的报时频率相与后输出端跟蜂鸣器相连即可产生相应频率的报时信号。 三、各子模块设计原理 1、脉冲发生模块 本次实验是通过将48MHz的频率进行一次48分频和两次1000分频得到1Hz的频率。 1〉48分频 原理图： 仿真后得到波形如下： 48分频的实现是通过一次16分频和一次3分频来完成的，将得到的48分频电路封装后如下： 2〉1000分频 原理图： 1000分频是通过三次10分频来实现的，并通过芯片的输出端实现了各种计时频率的输出，将其封装后如下： 3> 计时信号的产生 2、计时校分校时及清零模块 1>24小时模块 原理图如下： 此时需要注意的是秒十位给分个位、分个位给分十位、分十位给小时个位，小时个位给小时十位的进位段，不能仅仅以上一位到5或9进位，而应该考虑到对前面位数的要求，否则可能出现00.00.50直接进位位00.01.00的情况。 封装如下： 报时电路 本报时模块是利用反馈原理，比如在59’53”,59’55”,59’57” 时报时频率为500Hz，在59’59”时报时频率为1000Hz，这时只要秒个位的第1位（最低位）为1，第二位第三位至少有一位为1即可满足上面的第一个时间条件，再跟所要求的频率条件相与即同时满足时间条件跟频率条件，与门的输出端和其他蜂鸣器的输入信号相或后连到蜂鸣器，就完成了。 封装如下： 3>较时，较分，清零，保持模块说明 较时较分电路，是在原计时点路的基础上，略加改变分个位与时个位的输入端，将原来的单一由低位进位端改变为低位进位端与控制开关和计时输出端的与做或关系。 清零电路原理相同，在每一个74160板上的清零端引出统一引出统一接到清零端即可。 保