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5 锁存器和触发器 5.1 双稳态电路 5.2 SR锁存器 5.4 触发器的电路结构和工作原理 5.5 触发器的逻辑功能 5.3 D锁存器 5.6 用Verilog HDL描述锁存器和触发器 教学基本要求 1、掌握锁存器、触发器的电路结构和工作原理 2、熟练掌握SR锁存器、JK触发器、D触发器及T 触发器的逻辑功能 3、正确理解锁存器、触发器的动态特性 1、时序逻辑电路与锁存器、触发器： 时序逻辑电路: 概述 锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。 结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。 工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅与该当前的输入信号有关，而且与此前电路的状态有关。 2、锁存器与触发器 共同点：具有0 和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。 不同点： 锁存器---对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。 触发器---对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。 5.1 双稳态电路 5.1.1 双稳态的概念 5.1.2 最基本的双稳态电路 5.1 双稳态电路 5.1.1 双稳态的概念 反馈 5.1.2 最基本的双稳态电路 Q端的状态定义为电路输出状态。 电路有两个互补的输出端 1. 电路结构 2、数字逻辑分析 ——电路具有记忆1位二进制数据的功能。 如 Q = 1 如 Q = 0 1 0 0 1 1 0 1 1 0 0 3. 模拟特性分析 5.2.1 基本SR 锁存器 5.2 SR锁存器 5.2.2 门控SR锁存器 5.2.1基本SR 锁存器 5.2 SR锁存器 1. 工作原理 现态：R、S信号作用前Q端的 状态，现态用Q n表示。 次态：R、S信号作用后Q端的 状态，次态用Q n+1表示。 1. 工作原理 R=0、S=0 状态不变 无论现态Q n为0或1，锁存器的次态为1态。 信号消失后新的状态将被记忆下来。 R=0、S=1 置1 无论现态Q n为0或1，锁存器的次态为0态。 信号消失后新的状态将被记忆下来。 R=1 、 S=0 置0 S=1 、 R=1 状态不确定 约束条件: SR = 0 当S、R 同时回到0时，由于两个与非门的延迟时间无法确定，使得触发器最终稳定状态也不能确定。 触发器的输出既不是0态，也不是1态 工作波形 2. 基本SR锁存器的动态特性 tpLH和tpHL分别为输出由低到高和由高到低时，相对于输入的延迟时间。 脉冲宽度tW：如果输入脉冲宽度< tW ，Q未越过介稳态点，S端信号撤出，会使输出状态不稳定。图中tW1和tW2均? tW 。 3. 用与非门构成的基本SR锁存器 、 a.电路图 例 运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出。 5.2.2 门控SR 锁存器 简单SR锁存器 使能信号控制门电路 2、工作原理 S=0，R=0：Qn+1=Qn S=1，R=0：Qn+1=1 S=0，R=1：Qn+1=0 S=1，R=1：Qn+1= Ф E=1： E=0： 状态发生变化。 状态不变 5.3.1 D锁存器的电路结构 5.3 D锁存器 5.3.2 典型的D 锁存器集成电路 5.3.3 D 锁存器的动态特性 5.3.1 D锁存器的电路结构 1. 传输门控D锁存器 (1) 逻辑电路图 (2)工作原理 (b) E=0时 (a) E=1时 TG2导通， TG1断开 TG1导通， TG2断开 Q = D Q 不变 Q = D D锁存器的功能表 (3) 逻辑功能 Q不变 E=0, (4) 工作波形 2. 逻辑门控D锁存器 S =0 R=1 D=0 Q = 0 D=1 Q = 1 S =1 R=0 D锁存器的功能表 74HC/HCT373 八D锁存器 5.3.2 典型的D锁存器集成电路 74HC/HCT373的功能表 工作模式 输 入 内部锁存器 状 态 输 出 LE Dn Qn 使能和读锁存器（传送模式） L H L L L L H H H H 锁存和读锁存器 L L L* L L L L H* H H 锁存和禁止输出 H × × × 高阻 H × × × 高阻 L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。 5.3.3 D锁存器的动态特性 定时图:表示电路动作过程中，对各输入信号的 时间要求以及输出对输入信号的响应时间。 有建立时间tSU、保持时间tH 、脉冲宽度tW等。 5.4 触发器的电路结构和工作原理 5.4.1 主从D触发器的电路结构和工作原理 5.